JP2845214B2 - 高能率符号化装置における予測画像生成回路 - Google Patents
高能率符号化装置における予測画像生成回路Info
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Description
【０００１】
【発明の属する技術分野】本発明は高能率符号化装置に
おける予測画像生成回路に関し、特に映像信号の動き補
償フレーム間予測符号化装置における予測画像生成回路
に関するものである。
おける予測画像生成回路に関し、特に映像信号の動き補
償フレーム間予測符号化装置における予測画像生成回路
に関するものである。
【０００２】
【従来の技術】従来のこの種の予測画像生成回路は動画
像信号の高能率符号化の予測符号化に用いられるもので
あり、特開平７−２９８２７０号公報に見られる様に公
知技術であり、その例を図４に示す。
像信号の高能率符号化の予測符号化に用いられるもので
あり、特開平７−２９８２７０号公報に見られる様に公
知技術であり、その例を図４に示す。
【０００３】図４において、動きベクトル検出部１５は
入力映像信号１００とフレーム遅延部（ＤＬＹ）１４を
経た信号とから、３００で示す半画素精度の動きベクト
ル（Ｘ，Ｙ）を検出して生成する。
入力映像信号１００とフレーム遅延部（ＤＬＹ）１４を
経た信号とから、３００で示す半画素精度の動きベクト
ル（Ｘ，Ｙ）を検出して生成する。
【０００４】リードアドレス生成部２６はこの半画素精
度のベクトル（Ｘ，Ｙ）に従うリードアドレス４００を
生成し、またリードアドレス生成部２７はベクトル３０
０に対して水平，垂直両方向に１画素分だけ異なるオフ
セットを付加したリードアドレス５００を生成する。
度のベクトル（Ｘ，Ｙ）に従うリードアドレス４００を
生成し、またリードアドレス生成部２７はベクトル３０
０に対して水平，垂直両方向に１画素分だけ異なるオフ
セットを付加したリードアドレス５００を生成する。
【０００５】フレームメモリ部２８はリードアドレス４
００により読出されたデータ（Ｘ，Ｙ）を出力し、フレ
ームメモリ２９はリードアドレス５００により読出され
たデータ（Ｘ＋１，Ｙ＋１）を出力する。
００により読出されたデータ（Ｘ，Ｙ）を出力し、フレ
ームメモリ２９はリードアドレス５００により読出され
たデータ（Ｘ＋１，Ｙ＋１）を出力する。
【０００６】内装フィルタ部１１はこのフレームメモリ
２８から読出された２つのデータ（Ｘ，Ｙ）及び（Ｘ＋
１，Ｙ＋１）を加算してその平均値（１／２）を算出す
ることにより、（Ｘ＋０．５，Ｙ＋０．５）なる半画素
精度の予測ベクトルに対する予測信号７００を生成す
る。
２８から読出された２つのデータ（Ｘ，Ｙ）及び（Ｘ＋
１，Ｙ＋１）を加算してその平均値（１／２）を算出す
ることにより、（Ｘ＋０．５，Ｙ＋０．５）なる半画素
精度の予測ベクトルに対する予測信号７００を生成す
る。
【０００７】差分部２は入力映像信号１００と予測信号
７００との誤差信号２００を生成し、直交変換部３はこ
の予測誤差信号２００を周波数領域に変換する。量子化
部４はバッファメモリの占有量に従いその変換出力を再
量子化する。可変長符号化部５は再量子化したデータを
可変長符号化する。バッファメモリ６は符号化されたデ
ータを蓄積する。
７００との誤差信号２００を生成し、直交変換部３はこ
の予測誤差信号２００を周波数領域に変換する。量子化
部４はバッファメモリの占有量に従いその変換出力を再
量子化する。可変長符号化部５は再量子化したデータを
可変長符号化する。バッファメモリ６は符号化されたデ
ータを蓄積する。
【０００８】逆量子化部７と逆直交変換部８は再量子化
された周波数領域に変換されたデータを元の予測誤差信
号に復元する。加算部９は予測信号と復元された予測誤
差信号を加算し、入力映像信号を、装置内のローカルデ
コード信号６００として、復元する。フレームメモリ２
８，２９は復元されたローカルデコードデータを、ライ
トアドレス生成部１３からのライトアドレスに従って書
込む。
された周波数領域に変換されたデータを元の予測誤差信
号に復元する。加算部９は予測信号と復元された予測誤
差信号を加算し、入力映像信号を、装置内のローカルデ
コード信号６００として、復元する。フレームメモリ２
８，２９は復元されたローカルデコードデータを、ライ
トアドレス生成部１３からのライトアドレスに従って書
込む。
【０００９】
【発明が解決しようとする課題】図４に示した従来の予
測画像生成回路では、半画素精度の予測ベクトルに対す
る予測信号を得るために、２つのフレームメモリ２８，
２９を用いて、これ等両フレームメモリにローカルデコ
ード信号６００を書込み、２つのリードアドレス４０
０，５００により（Ｘ，Ｙ）及び（Ｘ＋１，Ｙ＋１）な
る動きベクトルに対応する予測信号を同時に読出すこと
が必要である。よって、２つのフレームメモリ部２８，
２９が必要になるという欠点がある。
測画像生成回路では、半画素精度の予測ベクトルに対す
る予測信号を得るために、２つのフレームメモリ２８，
２９を用いて、これ等両フレームメモリにローカルデコ
ード信号６００を書込み、２つのリードアドレス４０
０，５００により（Ｘ，Ｙ）及び（Ｘ＋１，Ｙ＋１）な
る動きベクトルに対応する予測信号を同時に読出すこと
が必要である。よって、２つのフレームメモリ部２８，
２９が必要になるという欠点がある。
【００１０】本発明の目的は、半画素精度ベクトル１つ
に対する予測画像を生成するために１個のメモリを設け
るだけで、回路規模，コスト及び消費電力の削減を可能
とした高能率符号化装置における予測画像生成回路を提
供することである。
に対する予測画像を生成するために１個のメモリを設け
るだけで、回路規模，コスト及び消費電力の削減を可能
とした高能率符号化装置における予測画像生成回路を提
供することである。
【００１１】
【課題を解決するための手段】本発明による予測画像生
成回路は、フレームメモリ手段と、入力映像信号とこの
入力映像信号をフレーム遅延した信号とを用いて動きベ
クトルを検出する手段と、この検出された動きベクトル
に応じた第１のアドレスを生成する第１のアドレス生成
手段と、前記動きベクトルに対して所定のオフセットを
付加した第２のアドレスを生成する第２のアドレス生成
手段と、クロック信号の半周期で前記第１のアドレスを
選択し、前記クロック信号の残余の半周期で前記第２の
アドレスを選択して前記フレームメモリ手段の読出しア
ドレスとする選択手段と、このフレームメモリ手段の前
記半周期毎の読出し出力の平均値を算出して予測映像信
号として導出する予測信号生成手段と、この予測映像信
号と前記入力映像信号との差分を検出してこの差分に応
じて符号化出力を生成する手段と、前記差分と前記予測
映像信号とを加算して装置内復号化信号を生成する手段
と、この復号化信号を前記クロック信号に同期しつつ前
記フレームメモリ手段へ書込む書込み手段とを含むこと
を特徴とする。
成回路は、フレームメモリ手段と、入力映像信号とこの
入力映像信号をフレーム遅延した信号とを用いて動きベ
クトルを検出する手段と、この検出された動きベクトル
に応じた第１のアドレスを生成する第１のアドレス生成
手段と、前記動きベクトルに対して所定のオフセットを
付加した第２のアドレスを生成する第２のアドレス生成
手段と、クロック信号の半周期で前記第１のアドレスを
選択し、前記クロック信号の残余の半周期で前記第２の
アドレスを選択して前記フレームメモリ手段の読出しア
ドレスとする選択手段と、このフレームメモリ手段の前
記半周期毎の読出し出力の平均値を算出して予測映像信
号として導出する予測信号生成手段と、この予測映像信
号と前記入力映像信号との差分を検出してこの差分に応
じて符号化出力を生成する手段と、前記差分と前記予測
映像信号とを加算して装置内復号化信号を生成する手段
と、この復号化信号を前記クロック信号に同期しつつ前
記フレームメモリ手段へ書込む書込み手段とを含むこと
を特徴とする。
【００１２】そして、前記フレームメモリ手段に代えて
フィールドメモリ手段としたことを特徴とする。
フィールドメモリ手段としたことを特徴とする。
【００１３】また、本発明による他の予測画像生成回路
は、フレームメモリ手段と、フィールドメモリ手段と、
入力映像信号とこの入力映像信号をフレーム遅延した信
号及びフィールド遅延した信号とを夫々用いて動きベク
トルを検出する手段と、これ等検出された各動きベクト
ルに応じた第１及び第２のアドレスを生成する第１及び
第２のアドレス生成手段と、前記各動きベクトルに対し
て所定のオフセットを夫々付加した第３及び第４ののア
ドレスを生成する第３及び第４のアドレス生成手段と、
クロック信号の半周期で前記第１及び第２のアドレスを
夫々選択し、前記クロック信号の残余の半周期で前記第
３及び第４のアドレスを夫々選択して前記フレームメモ
リ手段及びフィールドメモリ手段の各読出しアドレスと
する選択手段と、このフレームメモリ手段及びフィール
ドメモリ手段の前記半周期毎の各読出し出力の平均値を
夫々算出して予測映像信号として導出する予測信号生成
手段と、この各予測映像信号と前記入力映像信号との差
分を夫々検出して両差分のうち小なる差分を選択してこ
の差分に応じて符号化出力を生成する手段と、前記差分
と前記予測映像信号とを加算して装置内復号化信号を生
成する手段と、この復号化信号を前記クロック信号に同
期しつつ前記フレームメモリ手段及び前記フィールドメ
モリ手段へ夫々書込む書込み手段とを含むことを特徴と
する。
は、フレームメモリ手段と、フィールドメモリ手段と、
入力映像信号とこの入力映像信号をフレーム遅延した信
号及びフィールド遅延した信号とを夫々用いて動きベク
トルを検出する手段と、これ等検出された各動きベクト
ルに応じた第１及び第２のアドレスを生成する第１及び
第２のアドレス生成手段と、前記各動きベクトルに対し
て所定のオフセットを夫々付加した第３及び第４ののア
ドレスを生成する第３及び第４のアドレス生成手段と、
クロック信号の半周期で前記第１及び第２のアドレスを
夫々選択し、前記クロック信号の残余の半周期で前記第
３及び第４のアドレスを夫々選択して前記フレームメモ
リ手段及びフィールドメモリ手段の各読出しアドレスと
する選択手段と、このフレームメモリ手段及びフィール
ドメモリ手段の前記半周期毎の各読出し出力の平均値を
夫々算出して予測映像信号として導出する予測信号生成
手段と、この各予測映像信号と前記入力映像信号との差
分を夫々検出して両差分のうち小なる差分を選択してこ
の差分に応じて符号化出力を生成する手段と、前記差分
と前記予測映像信号とを加算して装置内復号化信号を生
成する手段と、この復号化信号を前記クロック信号に同
期しつつ前記フレームメモリ手段及び前記フィールドメ
モリ手段へ夫々書込む書込み手段とを含むことを特徴と
する。
【００１４】本発明の作用を述べると、フレームメモリ
の読出しアドレスを、クロック信号の前半半周期と後半
半周期とで、予測ベクトル（Ｘ，Ｙ）に対応するアドレ
スと、予測ベクトル（Ｘ＋１，Ｙ＋１）に対応するアド
レスとを夫々生成するようにして、読出しアドレスの速
度を書込みアドレスの２倍とすることで、フレームメモ
リを単に１個とすることが可能となる。
の読出しアドレスを、クロック信号の前半半周期と後半
半周期とで、予測ベクトル（Ｘ，Ｙ）に対応するアドレ
スと、予測ベクトル（Ｘ＋１，Ｙ＋１）に対応するアド
レスとを夫々生成するようにして、読出しアドレスの速
度を書込みアドレスの２倍とすることで、フレームメモ
リを単に１個とすることが可能となる。
【００１５】
【発明の実施の形態】以下に図面を参照しつつ本発明の
実施の形態を説明する。
実施の形態を説明する。
【００１６】図１は本発明の一実施の形態を示すブロッ
ク図であり、図４と同等部分は同一符号により示してい
る。図１において、入力映像信号１００はフレーム間ベ
クトルを算出するためにフレーム遅延部１４と、半画素
精度で動きベクトル３００を求める動きベクトル検出部
１５と、この検出ベクトル３００に従いリードアドレス
４００，５００を生成するリードアドレス生成部１２
と、このリードアドレスに従い予測データを出力するフ
レームメモリ部１０と、出力された予測データに内装フ
ィルタを通し予測信号７００を生成する内装フィルタ１
１とを備えている。その他の構成は図４に示した従来の
装置と変わりがない。
ク図であり、図４と同等部分は同一符号により示してい
る。図１において、入力映像信号１００はフレーム間ベ
クトルを算出するためにフレーム遅延部１４と、半画素
精度で動きベクトル３００を求める動きベクトル検出部
１５と、この検出ベクトル３００に従いリードアドレス
４００，５００を生成するリードアドレス生成部１２
と、このリードアドレスに従い予測データを出力するフ
レームメモリ部１０と、出力された予測データに内装フ
ィルタを通し予測信号７００を生成する内装フィルタ１
１とを備えている。その他の構成は図４に示した従来の
装置と変わりがない。
【００１７】リードアドレス生成部１２は動きベクトル
（Ｘ，Ｙ）に従ったリードアドレス４００を生成する他
に、更に動きベクトルに対して水平，垂直方向に１画素
分だけ異なるオフセットを付加したリードアドレス５０
０をも生成するが、このリードアドレス生成部１２の両
アドレス４００，５００はクロック信号の前半半周期と
後半半周期とで時分割にて生成される様になっており、
単１のフレームメモリ部１０のリードアドレスとなる。
（Ｘ，Ｙ）に従ったリードアドレス４００を生成する他
に、更に動きベクトルに対して水平，垂直方向に１画素
分だけ異なるオフセットを付加したリードアドレス５０
０をも生成するが、このリードアドレス生成部１２の両
アドレス４００，５００はクロック信号の前半半周期と
後半半周期とで時分割にて生成される様になっており、
単１のフレームメモリ部１０のリードアドレスとなる。
【００１８】図２は図１のブロックにおけるリードアド
レス生成部１２と、フレームメモリ部１０と、内装フィ
ルタ部１１との具体例を示す回路図である。図２を参照
すると、リードアドレス生成部２４はリードアドレス４
００を、リードアドレス生成部２５はリードアドレス５
００を夫々生成するものであり、図４のリードアドレス
生成部２６及び２７と夫々同一である。
レス生成部１２と、フレームメモリ部１０と、内装フィ
ルタ部１１との具体例を示す回路図である。図２を参照
すると、リードアドレス生成部２４はリードアドレス４
００を、リードアドレス生成部２５はリードアドレス５
００を夫々生成するものであり、図４のリードアドレス
生成部２６及び２７と夫々同一である。
【００１９】両アドレス４００，５００はセレクタ２３
により択一的に選択されてフレームメモリ２１のリード
アドレスとなる。このセレクタ２３の選択制御信号には
クロック信号８００が用いられており、このクロック信
号の前半半周期（クロックのハイレベルの期間）ではア
ドレス４００を、後半半周期（ローレベルの期間）では
アドレス５００を夫々導出する。
により択一的に選択されてフレームメモリ２１のリード
アドレスとなる。このセレクタ２３の選択制御信号には
クロック信号８００が用いられており、このクロック信
号の前半半周期（クロックのハイレベルの期間）ではア
ドレス４００を、後半半周期（ローレベルの期間）では
アドレス５００を夫々導出する。
【００２０】尚、このクロック信号８００は入力映像信
号１００の画素データに同期したものとし、ライトアド
レス生成部１３はこのクロック信号に同期してライトア
ドレスを生成することは従来の図４の場合と同じであ
る。
号１００の画素データに同期したものとし、ライトアド
レス生成部１３はこのクロック信号に同期してライトア
ドレスを生成することは従来の図４の場合と同じであ
る。
【００２１】フレームメモリ２１のリード出力はクロッ
ク信号８００の正相信号のタイミングによりラッチ動作
をなすＤ−ＦＦ（ＤタイプＦＦ）１９にてラッチされ
る。また、クロック８００のインバータ４１による逆相
信号のタイミングによりラッチ動作をなすＤ−ＦＦ１７
にラッチされる。このＤ−ＦＦ１７のラッチ出力は、更
にクロック信号のタイミングによりＤ−ＦＦ１８にてラ
ッチされて、クロック信号の正相タイミングにてラッチ
されたＤ−ＦＦ１９の出力と位相合せが行われて、１／
２加算器２０でこれ等両ラッチ出力の平均値が算出さ
れ、予測画像データ７００として導出されることにな
る。
ク信号８００の正相信号のタイミングによりラッチ動作
をなすＤ−ＦＦ（ＤタイプＦＦ）１９にてラッチされ
る。また、クロック８００のインバータ４１による逆相
信号のタイミングによりラッチ動作をなすＤ−ＦＦ１７
にラッチされる。このＤ−ＦＦ１７のラッチ出力は、更
にクロック信号のタイミングによりＤ−ＦＦ１８にてラ
ッチされて、クロック信号の正相タイミングにてラッチ
されたＤ−ＦＦ１９の出力と位相合せが行われて、１／
２加算器２０でこれ等両ラッチ出力の平均値が算出さ
れ、予測画像データ７００として導出されることにな
る。
【００２２】こうすることにより、半画素精度のベクト
ル３００に対して、読出し用に書込みクロックの２倍の
スピードのクロックを生成することなく、書込みの２倍
のスピードで読出しアドレスをフレームメモリへ供給す
ることができるので、予測画像生成に用いるメモリの数
を削減することができるのである。
ル３００に対して、読出し用に書込みクロックの２倍の
スピードのクロックを生成することなく、書込みの２倍
のスピードで読出しアドレスをフレームメモリへ供給す
ることができるので、予測画像生成に用いるメモリの数
を削減することができるのである。
【００２３】尚、図１，２においては、フレーム間予測
方式の例について述べたが、フィールド間予測方式につ
いても同様に適用可能であり、この場合にはフレームメ
モリ部１０，フレーム遅延部１４を夫々フィールドメモ
リ部，フィールド遅延部に置換すれば良い。
方式の例について述べたが、フィールド間予測方式につ
いても同様に適用可能であり、この場合にはフレームメ
モリ部１０，フレーム遅延部１４を夫々フィールドメモ
リ部，フィールド遅延部に置換すれば良い。
【００２４】また、フレームメモリ２１としては、リー
ドとライトとが同時に実行できる２ポートメモリを用い
ることにより実現できる。
ドとライトとが同時に実行できる２ポートメモリを用い
ることにより実現できる。
【００２５】図３は本発明の他の実施の形態を示す図で
あり、図１と同等部分は同一符号により示されている。
図３の例では、フレーム間予測信号とフィールド間予測
信号との２つを発生する回路を設け、これ等２つの予測
信号の各々と入力画像信号１００との差分のうち絶対値
の小なるものを、モード判定部４０にて判断し、これを
予測誤差信号２００として出力する方式である。
あり、図１と同等部分は同一符号により示されている。
図３の例では、フレーム間予測信号とフィールド間予測
信号との２つを発生する回路を設け、これ等２つの予測
信号の各々と入力画像信号１００との差分のうち絶対値
の小なるものを、モード判定部４０にて判断し、これを
予測誤差信号２００として出力する方式である。
【００２６】そのために、図３においては、図１に示す
フレーム間予測信号生成回路に加えて、フィールド間予
測信号生成回路を付加し、更にモード判定部４０をも付
加している。
フレーム間予測信号生成回路に加えて、フィールド間予
測信号生成回路を付加し、更にモード判定部４０をも付
加している。
【００２７】図３において、図１のブロックに追加され
た部分についてのみ説明すると、動きベクトル検出部３
５は入力映像信号１００とフィールド遅延部３４を経た
信号とにより半画素精度の動きベクトル３０１を検出
し、この動きベクトル３０１に応じたリードアドレスが
リードアドレス生成部３２より生成される。
た部分についてのみ説明すると、動きベクトル検出部３
５は入力映像信号１００とフィールド遅延部３４を経た
信号とにより半画素精度の動きベクトル３０１を検出
し、この動きベクトル３０１に応じたリードアドレスが
リードアドレス生成部３２より生成される。
【００２８】このリードアドレス生成部３２は、図２の
リードアドレス生成部２４，２５及びセレクタ２３と同
一構成，同一動作をなす。このリードアドレスにより読
出されたフィールドメモリ部３０の出力は内装フィルタ
部３１にて平均値が算出されて予測信号７０１となって
出力される。
リードアドレス生成部２４，２５及びセレクタ２３と同
一構成，同一動作をなす。このリードアドレスにより読
出されたフィールドメモリ部３０の出力は内装フィルタ
部３１にて平均値が算出されて予測信号７０１となって
出力される。
【００２９】この内装フィルタ部３１は図２のＤ−ＦＦ
１７〜１９及び１／２加算器２０と同一構成，同一動作
をなす。
１７〜１９及び１／２加算器２０と同一構成，同一動作
をなす。
【００３０】モード判定部４０は、入力映像信号１００
と予測信号７００及び７０１との各誤差を夫々算出し、
絶対値の小なる方を予測誤差信号２００として出力する
と共に、加算器９に対する予測信号として、７００と７
０１とのうち絶対値が小となった予測信号を導出する。
と予測信号７００及び７０１との各誤差を夫々算出し、
絶対値の小なる方を予測誤差信号２００として出力する
と共に、加算器９に対する予測信号として、７００と７
０１とのうち絶対値が小となった予測信号を導出する。
【００３１】尚、フレームメモリ部１０には入力映像信
号より１フレーム前のローカルデコード信号６００を書
込み、フィールドメモリ部３０には、１フィールド前の
ローカルデコード信号６００を書込む必要があり、よっ
てフィールド遅延部３６がフィールドメモリ部３０の直
前に設けられている。
号より１フレーム前のローカルデコード信号６００を書
込み、フィールドメモリ部３０には、１フィールド前の
ローカルデコード信号６００を書込む必要があり、よっ
てフィールド遅延部３６がフィールドメモリ部３０の直
前に設けられている。
【００３２】
【発明の効果】以上述べた如く、本発明によれば、メモ
リへのリードアドレスをライトアドレスに対して仮想的
に２倍のスピードで与える様にしたので、高価なメモリ
を１個にすることができ、よって、小型化，ローコスト
化，低消費電力化が図れるという効果がある。
リへのリードアドレスをライトアドレスに対して仮想的
に２倍のスピードで与える様にしたので、高価なメモリ
を１個にすることができ、よって、小型化，ローコスト
化，低消費電力化が図れるという効果がある。
【００３３】また、クロックの半周期毎に異なるリード
アドレスを生成し、そのリードデータを反転クロックと
正転クロックとでラッチして位相合せをして平均値算出
を行っているので、ライトクロックの２倍周波数のクロ
ックを新たに生成する必要がない。
アドレスを生成し、そのリードデータを反転クロックと
正転クロックとでラッチして位相合せをして平均値算出
を行っているので、ライトクロックの２倍周波数のクロ
ックを新たに生成する必要がない。
【図１】本発明の一実施の形態を示すブロック図であ
る。
る。
【図２】図１のブロックの一部具体例を示す回路図であ
る。
る。
【図３】本発明の他の実施の形態を示すブロック図であ
る。
る。
【図４】従来の予測画像生成回路の例を示すブロック図
である。
である。
２ 減算器 ３ 直交変換部 ４ 量子化部 ５ 可変長符号化部 ６ バッファメモリ ７ 逆量子化部 ８ 逆直交変換部 ９ 加算器 １０ フレームメモリ部 １１，３１ 内装フィルタ部 １２，２４，２５，３２ リードアドレス生成部 １３ ライトアドレス生成部 １４ フレーム遅延部 １５，３５ 動きベクトル検出部 １７〜１９ Ｄ−ＦＦ ２１ フレームメモリ ３０ フィールドメモリ部 ３４，３６ フィールド遅延部
Claims (3)
- 【請求項１】 フレームメモリ手段と、入力映像信号と
この入力映像信号をフレーム遅延した信号とを用いて動
きベクトルを検出する手段と、この検出された動きベク
トルに応じた第１のアドレスを生成する第１のアドレス
生成手段と、前記動きベクトルに対して所定のオフセッ
トを付加した第２のアドレスを生成する第２のアドレス
生成手段と、クロック信号の半周期で前記第１のアドレ
スを選択し、前記クロック信号の残余の半周期で前記第
２のアドレスを選択して前記フレームメモリ手段の読出
しアドレスとする選択手段と、このフレームメモリ手段
の前記半周期毎の読出し出力の平均値を算出して予測映
像信号として導出する予測信号生成手段と、この予測映
像信号と前記入力映像信号との差分を検出してこの差分
に応じて符号化出力を生成する手段と、前記差分と前記
予測映像信号とを加算して装置内復号化信号を生成する
手段と、この復号化信号を前記クロック信号に同期しつ
つ前記フレームメモリ手段へ書込む書込み手段とを含む
ことを特徴とする予測画像生成回路。 - 【請求項２】 前記フレームメモリ手段に代えてフィー
ルドメモリ手段としたことを特徴とする請求項１記載の
予測画像生成回路。 - 【請求項３】 フレームメモリ手段と、フィールドメモ
リ手段と、入力映像信号とこの入力映像信号をフレーム
遅延した信号及びフィールド遅延した信号とを夫々用い
て動きベクトルを検出する手段と、これ等検出された各
動きベクトルに応じた第１及び第２のアドレスを生成す
る第１及び第２のアドレス生成手段と、前記各動きベク
トルに対して所定のオフセットを夫々付加した第３及び
第４ののアドレスを生成する第３及び第４のアドレス生
成手段と、クロック信号の半周期で前記第１及び第２の
アドレスを夫々選択し、前記クロック信号の残余の半周
期で前記第３及び第４のアドレスを夫々選択して前記フ
レームメモリ手段及びフィールドメモリ手段の各読出し
アドレスとする選択手段と、このフレームメモリ手段及
びフィールドメモリ手段の前記半周期毎の各読出し出力
の平均値を夫々算出して予測映像信号として導出する予
測信号生成手段と、この各予測映像信号と前記入力映像
信号との差分を夫々検出して両差分のうち小なる差分を
選択してこの差分に応じて符号化出力を生成する手段
と、前記差分と前記予測映像信号とを加算して装置内復
号化信号を生成する手段と、この復号化信号を前記クロ
ック信号に同期しつつ前記フレームメモリ手段及び前記
フィールドメモリ手段へ夫々書込む書込み手段とを含む
ことを特徴とする予測画像生成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23962296A JP2845214B2 (ja) | 1996-09-11 | 1996-09-11 | 高能率符号化装置における予測画像生成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23962296A JP2845214B2 (ja) | 1996-09-11 | 1996-09-11 | 高能率符号化装置における予測画像生成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1093973A JPH1093973A (ja) | 1998-04-10 |
| JP2845214B2 true JP2845214B2 (ja) | 1999-01-13 |
Family
ID=17047474
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23962296A Expired - Fee Related JP2845214B2 (ja) | 1996-09-11 | 1996-09-11 | 高能率符号化装置における予測画像生成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2845214B2 (ja) |
-
1996
- 1996-09-11 JP JP23962296A patent/JP2845214B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH1093973A (ja) | 1998-04-10 |
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