KR0123082B1 - 움직임 보정회로 - Google Patents

Abstract

본 발명은 비데오 램을 사용하여 움직임 보정을 수행하는 움직임 보정회로에 관한 것으로, 비데오 램을 사용하여 2개의 칩으로 구성하는 프레임 메모리 대신 1개의 칩에 대한 프레임 메모리를 구성함으로써 하프픽셀까지의 움직임 보정이 가능하며, 또한, 하프 픽셀을 처리시에 2개의 메모리 대신 하나의 메모리를 사용하므로 서플링 회로가 필요없게 되어 데이타 및 어드레스 라인 수가 줄어들어 회로가 간단해지고 ASIC설계가 용이하도록 한 것이다.

Description

움직임 보정회로

본 발명은 영상 디코더에서의 움직임 보정(Motion Copensation)회로에 관한 것으로, 더욱 상세하게는 움직임 보정시 비데오 램을 사용함으로써 서플링(shuffling）을 제거하여 라인수를 줄이고 회로를 간소화하는데 접합한 움직임 보정회로에 관한 것이다.

잘 알려진 바와 같이, 디지탈 데이타는 아날로그 데이타에 비해 정확도를 높일수 있다는 장점으로 그 응용분야가 날로 증가되고 있는 추세이다. 이에 편승하여 영상신호 처리 분야에도 디지탈 신호로 처리되는 분야가 점차 확대되고 있다. 그러나 디지탈 데이타로 신호처리를 할 경우, 발생되는 막대한 데이타량 때문에 많은 제약을 받고 있다.

이에따라 여러 가지 영상 압축 기법이 연구되어 왔으며, 현재에는 정지화상에 대한 압축기법인 JPEG（Joint Photographic Experts Group）국제 표준안과, 동화상에 대한 압축기법인 MPEG（Motion Picture Expert Group）국제표준안이 제시되고 있다. 즉,JPEG의 경우는 인가되는 영상신호를 이산코사인 변환（Discrete Cosine Transform; DCT)하여 공간적인 중복성을 제거하여 영상신호를 압축하는 반면, MPEG의 경우는 시간적인 중복성을 제거하기 위한 움직임 보상 차분 부호와 기법과, 공간적인 중복성을 제거하기 위한 이산코사인 변환 기법을 결합하여 영상신호를 압축하는 것이다.

이와 같은 압축 기법들을 통해 압축된 데이타는 부호와 장치의 역동작 과정으로 구성된 복호화 시스템에 의해 원래의 형태로 복원된다.

이때, 움직임 보정은 움직임 영상의 신호 처리에서 물체의 움직임 정도를 추정하여 이전 프레임의 신호를 움직임 벡터만큼 이동시켜 주는 것으로서, 이때 움직임 추정이나 보정은 화면 전체 또는 작은 구획 단위로 행해지게 된다.

제1도는 종래의 움직임 보정회로를 나타낸 블럭도이다.

먼저, 1,2,3,4…의 순서로 화면에 디스플레이된 데이타는 →1,2,3,4…의 비트 스트림 데이타로 서플링부(101)에 입력되어 →1,3,5,…2,4,6…의 순서로 변환(재배열)된다. 그런 다음, 이 변화된 데이타는 가산기(102)에서 하프 픽셀 처리된 데이타와 가산된 후 제1멀티플렉서(103)를 통해 제1프레임 메모리(105)와 제2프레임 메모리(106)로 된 프레임 메모리(104)로 입력(저장)된다.

여기에서, 제1 및 제2프레임 메모리(105,106)는 각각 2개의 메모리(0,1)로 구성된 것이다. 즉, 상기 제1멀티플랙서(103)에서 출력되는 (1,2)(3,4)(5,6) 데이타가 동시에 제1 및 제2 프레임 메모리(105,106)의 0,1에 쓰여지거나 읽어지게 된다.

이때, 어드레스 발생부(107)는 입력되는 제어신호에 의해 어드레스(기록 어드레스 및 판독 어드레스)를 발생시키는 것으로, 상기 제1 및 제2프레임 메모리(105,106)의 0,1 메모리에 픽셀 데이타를 기록하거나 판독할 때 필요로 하는 어드레스를 제공한다.

한편, 제1 및 제2프레임 메모리(105,106)의 0,1 메모리로의 쓰기 또는 읽기가 동시에 진행되므로 수행되는 시스템 클럭 T의 2배 늦는 속도 즉, 2Ｔ동안 에 이루어지면 된다. 그러나, 하프 픽셀 처리부(109)에서 하프 픽셀을 처리하기 위해서는 2배 빠른 속도가 필요하므로 결국 프레임 메모리(104)에서의 읽기/쓰기가 Ｔ동안에 일어나야 한다.

또한, 상기한 종래 기술에 채용되는 프레임 메모리는 다이나믹램(Ｄynamic／ RAM; 이하，DRAM이라 칭함)을 사용하므로 속도가 느린 시스템 클럭의 회로인 경우에도 반드시 병렬로 메모리를 분할하는 회로를 사용하여야 한다. 따라서, 이로 인하여 회로 라인수가 늘어나 회로가 복잡해지며, 또한 라인수가 많으므로 주문형 IC（Application Specific IC；이하, ASIC이라 칭함)의 설계가 어려운 문제점이 있었다.

즉, ASIC을 설계할 경우 램 부분은 사이즈가 커서 칩안에 장착하기가 곤란하므로 이를 칩 외에 장착하는 구조가 필요한데 그럴 경우 칩의 내부와 내부와의 데이타 교환을 위한 핀수에 제약이 따르게 된다.

따라서, 본 발명은 이러한 문제점을 해결하기 위한 것으로, 1개의 칩으로 구성되는 두 개의 비데오 램을 사용하여 하프 픽셀까지의 움직임 보정을 수행함으로써 서플링 회로를 제거하여 라인수를 줄이고 회로를 간소화할 수 있는 움직임 보정회로를 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위하여 본 발명은, 시, 공간축상의 상관성을 이용하여 압축 부호화된 차분 영상신호를 부호화전의 원신호로 복원한 차분 데이타와 바로 이전에 복원되어 기저장된 이전 프레임 데이타에 의거하여 하프 픽셀 움직임 보상을 위한 복원된 완전 현재 프레임 데이타를 생성하는 움직임 보정회로에 있어서, 상기 복원된 차분 데이타와 기저장된 이전 프레임 데이타에 의거하여 보간된 하프 픽셀 데이타를 갖는 이전 프레임 데이타의 각 픽셀 데이타를 가산함으로써 상기 복원된 완전 현재 프레임 데이타를 생성하는 가산기:상기 가산기에서 출력되는 상기 복원된 완전 현재 프레임 데이타의 출력을 절환하는 멀티플렉서; 데이타 기록모드와 판독모드를 서로 교번적으로 실행하는 두 개의 비데오 램으로 구성되어, 하나의 비데오 램이 상기 멀티플렉서를 통해 입력되는 상기 복원된 완전 현재 프래임 데이타를 저장하고 이 저장된 완전 현재 프레임 데이타를 판독하여 하프 픽셀 보간 데이타 생성 및 하프 픽셀 움직임 보상을 위한 데이타로서 제공하며, 하나의 비데오 램이 상기 복원된 완전 현재 프레임을 저장할때 다른 하나의 비데오 램은 기저장된 이전의 프레임데이타를 판독하여 출력하고, 동일 방향의 판독 어드레스 신호가 제공되면 인핸스드 모드로 동작되는 메모리; 외부 제어신호에 의거하여 상기 메모리로의 데이타 저장 및 데이타 판독에 필요한 픽셀 기록 어드레스, 움직임 보정 판독 어드레스 및 출력 판독 어드레스를 발생하여 상기 두 비데오 램중 대응하는 비데오 램에 각각 제공하는 어드레스 발생부; 상기 두 비데오 램중의 어느 한 비데오 램에서 판독되어 출력되는 상기 이전 프레임 데이타에 대한 각 픽셀데이타의 출력을 절환함으로써, 상기 하프 픽셀 보간을 위한 데이타 및 상기 하프 픽셀 움직임 보상을 위한 프레임 데이타를 출력하는 멀티플렉서; 상기 멀티플렉서를 통해 제공되는 인접하는 픽셀 데이타값을 이용하여 보간하고자하는 하프 픽셀 데이타를 생성함으로써,상기 보간된 하프 픽셀 데이타를 갖는 이전 프레임 데이타를 발생하여 상기 가산기에 제공하는 하프 픽셀 처리부; 및 상기 하프픽셀 보간 데이타의 생성에 이용되는 상기 이전 프레임 데이타의 픽셀 데이타를 일시적으로 래치하는 래치부로 이루어진 움직임 보정회로를 제공한다.

제1도는 종래의 움직임 보정회로를 나타낸 블럭도.

재2도는 본 발명의 바람직한 실시예에 따른 움직임 보정회로를 나타낸 블럭도.

* 도면의 주요부분에 대한 부호의 설명

201 : 가산기 202 : 제1멀티플렉서

203 : 메모리 204 : 제1비데오램

205 : 제2비데오램 206 : 어드레이스 발생부

207 : 제2멀티플렉서 208 : 하프 픽셀 처리부

209: 래치부

본 발명의 상기 및 기타 목적과 여러가지 장점은 이 기술분야에 숙련된 사람들에 의해 첨부된 도면을 참조하여 하기에 기술되는 본 발명의 바람직한 실시예로부터 더욱 명확하게 될 것이다.

이하, 본 발명에 따른 움직임 보정회로의 바람직한 일실시예에 대하여 첨부도면을 참조하여 상세히 설명한다.

제2도는 본 발명의 따른 움직임 보정회로의 불럭도이다. 동 도면에 도시된 바와 같이, 본 발명의 움직임 보정회로는 가산기(201), 멀티플렉서(202), 두 개의 비데오 램(204,205)으로 된 메모리(203), 어드레스 발생부(206), 멀티플렉서(207), 하브 픽셀 처리부(208)및 래치부(209)를 포함한다.

제2도를 참조하면, 가산기(201)에서는 입력 데이타(역양자화, IDCT등을 통해 부호화전의 원신호로 복원된 신호로서 인트라 프레임 또는 인터 프레임의 차분신호)와 후술하는 하프 픽셀 처리부(208)에서 제공되는 하프 픽셀 보간된 데이타를 가산하며, 여기에서 가산된 출력 데이타(완전한 영상 프레임 데이타)는 멀티 플렉서(202)를 통해 메모리(203)로 제공된다. 이때, 하프 픽셀 처리부(208)에서 가산기(201)로 제공되는 하프 픽셀 보간된 데이타들은 현재의 입력 데이타가 인터 프레임으로 부호화된 데이타일 때 소정의 값들을 갖는 하프 픽셀 데이타를 갖는 데이타가 될 것이고, 현재의 입력 데이타가 인트라 프레임으로 부호화된 데이타일 경우에는, 하프 픽셀 데이타값들이 예를 들면 모든 제로(0)들로된 데이타가 될 것이다, 따라서, 가산기(201)에서의 출력되는 데이타는 보간된 하프 픽셀 데이타를 갖거나 갖지 않는 완전한 영상 프레임 데이타가 된다.

한편 멀티플렉서(202)의 출력측에 연결된 메모리(203)는 각각 하나의 프레임데이타를 저장하기 위한 두 개의 비데오 램(204,205)으로 구성되어 후술하는 어드레스 발생부(206)에서 제공되는 각종 어드레스(예를들면, 픽셀 기록 어드레스, 움직임 보정 판독 어드레스, 출력 판독 어드레스) 신호에 의지하여 데이타를 저장하고, 저장된 데이타를 인출하여 출력하는 데, 두 비데오 램(204,205)은 서로 상보적으로 동작한다. 예를들어 비데오 램(204 또는 205)이 기록모드로 동작할 때 다른 하나의 비데오 램(205 또는 204) 은 판독 모드로 동작한다.

보다 상세하게는 , 메모리(203)는 하나의 칩으로 구성된 제1비데오 램(204)과 제2비데오 램 (205)으로 구성되는데, 제1비데오 램 (204)에 멀티플랙서(202)를 통해 이전에 제공된 이전 프레임의 데이타가 저장되어 있을때 제2비데오 램(205)에는 멀티플렉서(202)를 통해 현재 입력되는 프레임의 데이타가 저장되고, 반대로 제2비데오 램(205)에 이전 프레임의 데이타가 저장되어 있을 때 제1비데오 램(204)에는 입력되는 현재 프레임의 데이타가 저장된다.

여기에서, 메모리(203)내의 제1비데오 램 (204) 또는 제2비데오램(205)에 저장된 현재 또는 이전 프레임 데이타는 하프픽셀 움직임 보정을 위해 멀티플렉서(207)을 통해 하프 픽셀 처리부(20)로 제공되고, 또한 움직임 보상을 위해 도시 생략된 움직임 보상 블럭으로 제공된다.

한편, 어드레스 발생부(206)은 외부로부터의 제어신호에 의거하여 메모리(203)에서의 데이타저장 및 인출에 필요한 각종 어드레스 신호, 즉 픽셀 기록 어드레스, 움직임 보정 판독 어드레스, 출력 판독 어드레스 등의 어드레스 신호를 각각 생성하여 제1 및 제2비데오램(204,205)으로 각각 제공한다.

다른 한편, 하프픽셀 처리부(208)에서는, 읽어야 할 데이타에서 하프 픽셀이 발생할 때 하프픽셀 움직임 보정을 수행하는 것으로, 제1 또는 제2비데오램(204,205)에서 인출되어 멀티플렉서(207)를 통해 제공되는 픽셀 데이타에 의거하여 하프픽셀 보간을 수행한다.

따라서, 하프 픽셀이 일어날 경우, 즉 m-2，m-1，ｍ+１，ｍ+２와 같은 픽셀에서ｍ-１의 픽셀과 ｍ의 픽셀 사이에 ｘ의 픽셀(하프 픽셀)데이타를 읽어야 할 경우, 메모리(203)의 제1 또는 제2비데오 램(204,205)에서 ｍ-１의 픽셀값을 먼저 읽고 ｍ의 픽셀값을 읽어 멀티플랙서(207)를 통해 하프 픽셀 처리부(208)로 출력하면, 하프 픽셀 처리부(208)에서는 이 두 두 픽셀값(ｍ-１，ｍ）을 이용하여 ｘ위치의 픽셀값을 산출, 예를 들어 두 픽셀값(ｍ-１，ｍ）을 더하고 2로 나누어 주므로써 ｘ위치의 픽셀값을 계산한다. 이때, ｍ-１의 픽셀값은 ｘ위치의 픽셀값의 계산을 위하여 일단 래치하여 두어야 하므로 래치부(209)가 필요하다.

한편, 입력되는 데이타는 서플링을 하지 않고 가산기(101)에서 하프 픽셀 처리된 데이타와 가산된 후 직접 제1멀티플랙서(202)를 통하여 메모리(203)에 저장되는데, 실질적으로 시스템 주기 Ｔ시간에 1픽셀씩 처리된다.

그러므로, 제2멀티플랙서(207)를 통해 이전 프레임의 픽셀 데이타를 제공받는 하프 픽셀 처리부(208)에서는 하프 픽셀 처리시에 Ｔ/２기간에 1픽셀씩 처리하여 하프 픽셀의 값을 계산하는 것이다.

상기한 바와 같이 본 발명의 메모리에 내장되는 제1 및 제2비데오 램(204,205)은 보통때는 DRAM처럼 속도가 늦다. 그러나, 같은 방향으로의 어드레스일 경우에는 엔핸스드(Enhanced)모드를 동작하여 속도에서 2배 정도 빠른 마치, 스태틱램(Static RAM； 이하, SRAM이라 칭함)처럼 동작하게 된다.

즉, 움직임 보정이 매크로 블럭 단위로 이루어지므로 수평방향으로 8픽셀씩 일정한 어드레스가 어드레스발생부(206)에서 발생되므로써, 제1 및 제2비데오 램(204,205)은 인핸스드 모드로 동작이 가능하므로 비데오 램을 사용하는데 문제가 없게 된다.

또한, 입력 비트 스트림은 하기의 표 1과 같은 매크로 블럭이 구성될 때 블럭 「1, 2, 3, 4」의 순으로 입력된다.

그리고, 움직임 보정시 수평방향으로 8픽셀을 각각 읽을 경우 인핸스드 모드로 읽을 수 있다.

또한, 본 발명은 비데오 램을 사용함으로서 움직임 보정이 하나의 프레임 메모리 안에서 동작 가능하므로 하나의 칩으로 회로를 구성할 수 있어, 데이타 라인 및 어드레스 라인을 줄일 수가 있다.

즉, ASIC을 설계할 경우 메모리 부분은 사이즈가 커서 칩안에 장착하기가 곤란하므로 이를 칩 외에 장착하는 구조가 필요하다.

이때, 칩의 내부와 외부와의 데이타 교환을 위한 핀수에 제약이 따르게 되지만, 본 발명에서와 같이, 비데오 램을 사용할 경우 메모리와의 데이타 교환선은 70개면 된다.

그러나, 비데오 램을 사용하지 않고 일반 DRAM을 사용할 경우 하프 픽셀의 움직임 보정을 위해서는 서플링 회로가 추가되어야 하며 메모리도 1프레임당 2개의 칩을 사용하여 설계해야 하므로 결국 최소한 32개의 데이타선이 추가되어 102개가 필요하게 되므로 ASIC의 제조가 곤란하게 된다.

이상 설명한 바와 같이 본 발명에 따른 움직임 보정회로에 의하면, 비데오 램을 사용하여 2개의 칩으로 구성하는 프레임 메모리 대신 1개의 칩에 대한 프레임 메모리를 구성함으로써 하프 픽셀까지의 움직임 보정이 가능하며, 하프 픽셀의 처리시에 2개의 메모리 대신 하나의 메모리를 사용하므로 서플링 회로가 필요없게 되어 데이타 및 어드레스 라인수가 줄어들어 회로가 간단해지고, 또한, ASIC 설계가 용이해지는 효과가 있다.

Claims (1)

1. 시, 공간축상의 상관성을 이용하여 압축 부호화된 차분 영상신호를 부호화전의 원신호로 복원한 차분 데이타와 바로 이전에 복원되어 기저장된 이전 프레임 데이타에 의거하여 하프 픽셀 움직임 보상을 위한 복원된 완전 현재 프레임 데이타를 생성하는 움직임 보정회로에 있어서, 상기 복원된 차분 데이타와 기저장된 이전 프레임 데이타에 의거하여 보간된 하프 픽셀 데이타를 갖는 이전 프레임 데이타의 각 픽셀 데이타를 가산함으로써 상기 복원된 완전 현재 프레임 데이타를 생성하는 가산기(201); 상기 가산기(201)에서 출력되는 상기 복원된 오나전 현재 프레임 데이타의 출력을 절환하는 멀티플렉서(202); 데이터 기록모드와 판독모드를 서로 교번적으로 실행하는 두 개의 비데오 램(204, 205)으로 구성되어, 하나의 비데오 램이 상기 멀티플렉서(202)를 통해 입력되는 상기 복원된 완전 현재 프레임 데이타를 저장하고 이 저장된 완전 현재 프레임 데이타를 판독하여 하프 픽셀 보간 데이타 생성 및 하프 픽셀 움직임 보상을 위한 데이타로서 제공하며, 하나의 비데오 램이 상기 복원된 완전 현재 프레임을 저장할때 다른 하나의 비데오 램은 기저장된 이전의 프레임 데이타를 판독하여 출력하고, 동일 방향의 판독 어드레스 신호가 제공되면 인핸스드 모드로 동작되는 메모리(203); 외부 제어신호에 의거하여 상기 메모리(203)로의 데이타 저장 및 데이타 판독에 필요한 픽셀 기록 어드레스, 움직임 보정 판독 어드레스 및 출력 판독 어드레스를 발생하여 상기 두 비데오램(204, 205)중 대응하는 비데로 램에 각각 제공하는 어드레스 발생부(206); 상기 두 비데오 램(201)중의 어느 한 비데오 램에서 판독되어 출력되는 상기 이전 프레임 데이타에 대한 각 픽셀 데이타의 출력을 절환함으로써, 상기 하프 픽셀 보간을 위한 데이타 및 상기 하프 픽셀 움직임 보상을 위한 프레임 데이타를 출력하는 멀티플렉서(207); 상기 멀티플렉서(207)를 통해 제공되는 인접하는 픽셀 데이타값을 이용하여 보간하고자 하는 하프 픽셀 데이타를 생성함으로써, 상기 보간된 하프 픽셀 데이타를 갖는 이전 프레임 데이타를 발생하여 상기 가산기(201)에 제공하는 하프 픽셀 처리부(208); 및 상기 하프 픽셀 보간 데이타의 생성에 이용되는 상기 이전 프레임 데이타의 픽셀 데이타를 일시적으로 래치하는 래치부(209)로 이루어진 움직임 보정회로.