JP2837488B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体集積回路装置に係り、特にダイナミ
ック・ランダム・アクセス・メモリ（DRAM）の表面保護
膜（チップコート）に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit device, and more particularly to a surface protection film (chip coat) for a dynamic random access memory (DRAM).
（従来の技術） 半導体素子にα線が照射されると、半導体中で電子が
励起され、その電荷によりソフト・エラーと呼ばれる誤
動作を生じることが知られている。(Prior Art) It is known that when a semiconductor element is irradiated with α-rays, electrons are excited in the semiconductor, and the charge causes a malfunction called a soft error.
そこで、このような誤動作を防止するため、パッケー
ジに封止する際に、半導体表面に高純度材料からなるα
線遮蔽体を、滴下し硬化させる方法（以下、ポッティン
グ法という）や、フォト・レジストの塗布に一般に用い
られているように半導体素子を形成したシリコンウエハ
上に前記α線遮蔽体を滴下し、前記ウエハを回転させる
ことにより、α線遮蔽膜を形成し、通常のフォト・レジ
スト工程を用いて、電極部分の前記α線遮蔽体を除去す
る方法（以下、パターニング法と称す）（例えば、特公
昭63−4713号参照）がある。Therefore, in order to prevent such a malfunction, when encapsulating in a package, the surface of a semiconductor made of a high-purity material α
A method of dropping and curing a line shield (hereinafter referred to as a potting method) or dropping the α-ray shield on a silicon wafer on which semiconductor elements are formed as generally used for application of a photo-resist; A method of forming an α-ray shielding film by rotating the wafer and removing the α-ray shield at the electrode portion using a normal photoresist process (hereinafter referred to as a patterning method) (for example, No. 63-4713).
しかしながら、上記ポッティング法では、特に樹脂に
より半導体素子を封止する場合、α線遮蔽体とシリコン
及び封止樹脂との膨張率の差により、ボンディングワイ
ヤとボンディングパッド（電極）との接触が不良になる
欠点があった。However, in the above potting method, particularly when the semiconductor element is sealed with a resin, the contact between the bonding wire and the bonding pad (electrode) becomes poor due to a difference in expansion coefficient between the α-ray shield and silicon and the sealing resin. There were disadvantages.
第５図は従来のパターニング法による半導体素子の平
面図、第６図は第５図のＡ部拡大平面図である。FIG. 5 is a plan view of a semiconductor element formed by a conventional patterning method, and FIG. 6 is an enlarged plan view of a portion A in FIG.
第５図中、１は半導体素子、２−ａ〜２−ｌはボンデ
ィングパッド、３はα線遮蔽膜である。In FIG. 5, 1 is a semiconductor element, 2-a to 2-l are bonding pads, and 3 is an α-ray shielding film.
（発明が解決しようとする課題） しかしながら、上記したパターニング法においては、
フォト・レジストによる選択的エッチングを行う際に硬
化時の収縮により、第６図に示すようなひび割れを生
じ、α線遮蔽膜の一部が剥がれることがあり、製造工程
の歩留まりを著しく低下させたり、半導体素子の信頼性
を低下させるといった問題があった。(Problems to be solved by the invention) However, in the patterning method described above,
Due to shrinkage during curing when performing selective etching with a photoresist, cracks as shown in FIG. 6 may occur, and a part of the α-ray shielding film may be peeled off, which significantly lowers the yield of the manufacturing process or In addition, there is a problem that the reliability of the semiconductor element is reduced.
そこで、上記のひび割れ部分を調査したところ、すべ
て内角が鈍角の部分で発生していることがわかった。ま
た、α線遮蔽体を塗布して硬化させる際に、収縮が生じ
てウエハが反ることがあり、その応力は4kg/mm2にもな
ることがわかった。この応力の為に、フォト・レジスト
を用いた選択的エッチングの際に応力の集中しやすい形
状になる上記部分で、選択的エッチングが終了し、ウエ
ハ上の応力が各チップに分散されることにより、前記の
ひび割れが生じてしまうことがわかった。また、選択的
エッチングが終了後では、前記のひび割れが生じたり、
進行したりすることがないことも確認された。Therefore, when the above cracks were examined, it was found that all of the internal angles occurred at obtuse angles. In addition, it was found that when the α-ray shielding body was applied and cured, the wafer sometimes warped due to shrinkage, and the stress was as high as 4 kg / mm 2 . Due to this stress, the selective etching is completed in the above-mentioned portion where the stress tends to concentrate during the selective etching using the photoresist, and the stress on the wafer is dispersed to each chip. It was found that the cracks were generated. Also, after the selective etching is completed, the above-mentioned cracks occur,
It was also confirmed that there was no progress.
また、上記した半導体素子の表面保護膜によれば、ボ
ンディングパッドの周辺の回路、ボンディングパッド間
の回路等は、半導体素子の大形化に伴い、増加してお
り、この部分も外部からの配線腐食性イオン、水分等の
浸入から保護しなければならないのが現状である。更に
α線の対応策としても、コーナ部にDRAMのメモリ領域が
形成された場合には、対応ができず、やはり不都合が生
じる。Further, according to the surface protection film of the semiconductor element described above, circuits around the bonding pads, circuits between the bonding pads, and the like are increasing with the size of the semiconductor element, and this part is also increased by external wiring. At present, protection from corrosive ions, moisture and the like must be performed. Further, as a countermeasure against α rays, when a DRAM memory area is formed in a corner portion, it is not possible to cope with the problem, and the problem still arises.
また、樹脂封止にあたり、保護膜との界面で密着不良
が収縮によって間隙が発生し、水分等がたまり、加熱に
よってパッケージが割れたり、金属細線が断線するとい
った問題があった。In addition, in sealing the resin, there has been a problem that gaps are generated due to contraction of poor adhesion at the interface with the protective film, moisture and the like accumulate, and the package is broken or thin metal wires are broken by heating.
本発明は、上記問題点を除去し、α線による誤動作を
確実に防止すると共に、ボンディングパッドの周辺のア
ルミ配線の保護を行い得る半導体装置を提供することを
目的とする。SUMMARY OF THE INVENTION It is an object of the present invention to provide a semiconductor device that eliminates the above problems, reliably prevents malfunction due to α-rays, and protects an aluminum wiring around a bonding pad.
（課題を解決するための手段） 本発明は、上記目的を達成するために、半導体装置に
おいて、表面に回路素子が形成された半導体素子と、前
記回路素子上に形成された第１の保護膜と、この第１の
保護膜の前記回路素子に対応する領域上に凹凸を有する
第２の保護膜と、を有するようにしたものである。Means for Solving the Problems According to the present invention, in order to achieve the above object, in a semiconductor device, a semiconductor element having a circuit element formed on a surface thereof, and a first protective film formed on the circuit element And a second protective film having irregularities on a region of the first protective film corresponding to the circuit element.
（作用） 本発明によれば、上記のように、半導体素子の主表面
上の最小限度必要な保護膜形成エリア、つまり、メモリ
セル部上に、第１の保護膜を形成し、その後、外部から
の水分、腐食性イオン等から回路を保護するために第２
の保護膜を形成し、しかも、第２の保護膜には縞状の凹
凸が形成されるように構成したので、α線による誤動作
を確実に防止すると共に、ボンディングパッド周辺のア
ルミ配線の保護を行うことができる。また、保護膜（チ
ップコート）と封止樹脂間に発生する間隙の低減、パッ
ケージ内への水分の浸入を低減することができる。(Operation) According to the present invention, as described above, the first protective film is formed on the minimum necessary protective film forming area on the main surface of the semiconductor element, that is, on the memory cell portion, and then the first protective film is formed. To protect the circuit from moisture, corrosive ions, etc.
Is formed so that stripe-shaped irregularities are formed on the second protective film, so that malfunctions due to α-rays are reliably prevented, and protection of the aluminum wiring around the bonding pad is prevented. It can be carried out. In addition, it is possible to reduce the gap generated between the protective film (chip coat) and the sealing resin, and reduce the intrusion of moisture into the package.
（実施例） 以下、本発明の実施例について図面を参照しながら詳
細に説明する。(Example) Hereinafter, an example of the present invention will be described in detail with reference to the drawings.
第１図は本発明の実施例を示す半導体素子の第１の保
護膜の形成状態を示す平面図、第２図は第１図のＢ−Ｂ
線断面図、第３図は本発明の実施例を示す半導体素子の
第２の保護膜の形成状態を示す平面図、第４図は第３図
のＣ−Ｃ線断面図である。FIG. 1 is a plan view showing a state of forming a first protective film of a semiconductor device according to an embodiment of the present invention, and FIG. 2 is a BB line of FIG.
3 is a plan view showing a state of forming a second protective film of the semiconductor device according to the embodiment of the present invention, and FIG. 4 is a sectional view taken along line CC of FIG.
まず、第１図及び第２図に示すように、半導体素子10
の周辺部にはボンディングパッド11が形成されており、
半導体素子10の主表面の一部、つまり周辺を除いた中央
部（α線による誤動作防止が最小限必要なメモリセル
部）に、選択的エッチングによって、第１の保護膜（チ
ップコート）12を形成する。First, as shown in FIG. 1 and FIG.
A bonding pad 11 is formed on the periphery of
A first protective film (chip coat) 12 is selectively etched on a part of the main surface of the semiconductor element 10, that is, a central part (a memory cell part which requires minimum prevention of malfunction due to α rays) except the periphery. Form.
次に、第３図及び第４図に示すように、第１の保護膜
12及びボンディングパッド11間上に、第２の保護膜（チ
ップコート）13を形成する。Next, as shown in FIG. 3 and FIG.
A second protective film (chip coat) 13 is formed between the bonding pad 12 and the bonding pad 11.
ここで、第１の保護膜12と第２の保護膜13を合わせて
40〜60μｍ程度の厚さになるように形成する。２工程に
分けてチップコートするので、第１の保護膜12内に残さ
れた残留応力によって第２の保護膜13にクラック等が生
じることはなくなる。Here, the first protective film 12 and the second protective film 13 are combined.
It is formed so as to have a thickness of about 40 to 60 μm. Since chip coating is performed in two steps, cracks and the like do not occur in the second protective film 13 due to residual stress left in the first protective film 12.
また、アルミ配線等の表面の保護を行うが、既に、第
１の保護膜12が形成されている上には、第２の保護膜13
は格子縞状の凹凸14を選択的エッチングによって形成す
る。Also, the surface of the aluminum wiring or the like is protected, and the second protective film 13 is formed on the first protective film 12 already formed.
Are formed by selective etching of lattice-shaped irregularities 14.
このように、第２の保護膜13が第１の保護膜12上に形
成されているので、図示されていないが、樹脂封止にあ
たり、アンカー効果により、封止樹脂と保護膜との密着
力が向上する。Although the second protective film 13 is formed on the first protective film 12 in this manner, it is not shown in the drawing. Is improved.
また、封止樹脂と保護膜との膨張率の差に起因するボ
ンディングワイヤへ加わる応力の低減を図ることができ
る。Further, it is possible to reduce the stress applied to the bonding wire due to the difference in the expansion coefficient between the sealing resin and the protective film.
なお、格子縞上の凹凸は四角形状に形成されている
が、円形状でもよい。また、縦縞状の凹凸でも、横縞状
の凹凸でもよい。In addition, although the unevenness | corrugation on a lattice pattern is formed in square shape, it may be circular shape. Further, vertical stripe-shaped irregularities or horizontal stripe-shaped irregularities may be used.
また、半導体素子の周辺に連続して保護膜を形成する
ことによって、半導体素子の個片化の時、いわゆるスク
ライビング工程で、切削加工により切欠くことによって
個片化の準備をし、スクライビングで個片化するが、そ
の場合、本発明によれば、半導体素子の周辺のチッピン
グ等の防止を行うことができる。特に、半導体素子の大
形化、高機能化によって、保護膜の塗布エリアが広くな
り、つまりメモリセルが多くなり、密着性、半導体素子
表面保護機能が重要になってくる。半導体素子の大形化
によって、保護膜と封止樹脂間の間隙に水分が溜まるた
め、パッケージの取付け時の加熱によって、パッケージ
が割れてしまうという問題が顕在化してくるが、このよ
うな場合にも、本発明はそれらを防止し、有効に作用す
る。In addition, by forming a protective film continuously around the semiconductor element, at the time of so-called scribing step, when the semiconductor element is singulated, cutout is performed by cutting to prepare for singulation, and the individual piece is scribed. In this case, according to the present invention, chipping or the like around the semiconductor element can be prevented. In particular, as semiconductor devices become larger and more sophisticated, the application area of the protective film becomes wider, that is, the number of memory cells increases, and the adhesion and the semiconductor device surface protection function become important. Due to the increase in the size of the semiconductor element, moisture accumulates in a gap between the protective film and the sealing resin. Also, the present invention prevents them and works effectively.
なお、本発明は上記実施例に限定されるものではな
く、本発明の趣旨に基づいて種々の変形が可能であり、
これらを本発明の範囲から排除するものではない。It should be noted that the present invention is not limited to the above embodiment, and various modifications are possible based on the gist of the present invention.
They are not excluded from the scope of the present invention.
（発明の効果） 以上、詳細に説明したように、本発明によれば、α線
による誤動作を確実に防止すると共に、ボンディングパ
ッド周辺のアルミ配線の保護を行うことができる。(Effects of the Invention) As described above in detail, according to the present invention, malfunctions due to α-rays can be reliably prevented and the aluminum wiring around the bonding pad can be protected.
また、保護膜（チップコート）と封止樹脂間に発生す
る間隙の低減、パッケージ内への水分の浸入の低減を図
ることができる。In addition, it is possible to reduce the gap generated between the protective film (chip coat) and the sealing resin, and reduce the intrusion of moisture into the package.
第１図は本発明の実施例を示す半導体素子の第１の保護
膜の形成状態を示す平面図、第２図は第１図のＢ−Ｂ線
断面図、第３図は本発明の実施例を示す半導体素子の第
２の保護膜の形成状態を示す平面図、第４図は第３図の
Ｃ−Ｃ線断面図、第５図は従来のパターニング法による
半導体素子の平面図、第６図は第５図のＡ部拡大平面図
である。 10……半導体素子、11……ボンディングパッド、12……
第１の保護膜（チップコート）、13……第２の保護膜
（チップコート）、14……格子縞状の凹凸。FIG. 1 is a plan view showing a state of forming a first protective film of a semiconductor device showing an embodiment of the present invention, FIG. 2 is a sectional view taken along the line BB of FIG. 1, and FIG. FIG. 4 is a plan view showing a state of forming a second protective film of a semiconductor device showing an example, FIG. 4 is a cross-sectional view taken along the line CC of FIG. 3, FIG. FIG. 6 is an enlarged plan view of the portion A in FIG. 10 ... semiconductor element, 11 ... bonding pad, 12 ...
1st protective film (chip coat), 13... 2nd protective film (chip coat), 14...
Claims (3)
と、 前記回路素子上に形成された第１の保護膜と、 該第１の保護膜の前記回路素子に対応する領域上に凹凸
を有する第２の保護膜と、 を有することを特徴とする半導体装置。A semiconductor element having a circuit element formed on a surface thereof; a first protective film formed on the circuit element; and a bump formed on a region of the first protective film corresponding to the circuit element. And a second protective film having the following.
回路素子は記憶素子を含むことを特徴とする半導体装
置。2. The semiconductor device according to claim 1, wherein said circuit element includes a storage element.
凹凸は、格子縞状であることを特徴とする半導体装置。3. The semiconductor device according to claim 1, wherein said irregularities are in a lattice pattern.
Priority Applications (1)
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| JP3965290A JP2837488B2 (en) | 1990-02-22 | 1990-02-22 | Semiconductor device |
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| JPH03244147A JPH03244147A (en) | 1991-10-30 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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Families Citing this family (2)
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| US6011301A (en) * | 1998-06-09 | 2000-01-04 | Stmicroelectronics, Inc. | Stress reduction for flip chip package |
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1990
- 1990-02-22 JP JP3965290A patent/JP2837488B2/en not_active Expired - Lifetime
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2011078319A1 (en) * | 2009-12-24 | 2011-06-30 | 株式会社フジクラ | Semiconductor device, semiconductor wafer, and method for manufacturing a semiconductor device |
| JP2011134821A (en) * | 2009-12-24 | 2011-07-07 | Fujikura Ltd | Semiconductor device, semiconductor wafer, and method of manufacturing semiconductor wafer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03244147A (en) | 1991-10-30 |
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