JP2833389B2 - Manufacturing method of nonvolatile semiconductor memory device - Google Patents
Manufacturing method of nonvolatile semiconductor memory deviceInfo
- Publication number
- JP2833389B2 JP2833389B2 JP4329053A JP32905392A JP2833389B2 JP 2833389 B2 JP2833389 B2 JP 2833389B2 JP 4329053 A JP4329053 A JP 4329053A JP 32905392 A JP32905392 A JP 32905392A JP 2833389 B2 JP2833389 B2 JP 2833389B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- gate electrode
- amorphous silicon
- oxide film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 7
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 14
- 229910052710 silicon Inorganic materials 0.000 claims description 14
- 239000010703 silicon Substances 0.000 claims description 14
- 239000000758 substrate Substances 0.000 claims description 14
- 238000000034 method Methods 0.000 claims description 9
- 238000005530 etching Methods 0.000 claims description 6
- 229920002120 photoresistant polymer Polymers 0.000 claims description 6
- 238000000059 patterning Methods 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 4
- 238000007666 vacuum forming Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 17
- 229910052814 silicon oxide Inorganic materials 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 12
- 229910052581 Si3N4 Inorganic materials 0.000 description 11
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 11
- 230000003647 oxidation Effects 0.000 description 8
- 238000007254 oxidation reaction Methods 0.000 description 8
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- 230000007423 decrease Effects 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 239000002784 hot electron Substances 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- -1 Arsenic ions Chemical class 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000003085 diluting agent Substances 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は不揮発性半導体記憶装置
の製造方法に関する。The present invention relates to a method for manufacturing a nonvolatile semiconductor memory device.
【０００２】[0002]
【従来の技術】不揮発性半導体記憶装置のメモリセルの
平面図である図３（ａ），図３（ａ）のＸＸ線での断面
図である図３（ｂ），および図３（ａ）のＹＹ線での断
面図である図３（ｃ）を参照すると、従来の不揮発性半
導体記憶装置の浮遊ゲート電極４ｃは、平坦な表面を有
する多結晶シリコン膜により形成されている。この不揮
発性半導体記憶装置のメモリセルの形成方法は、以下の
ようになっている。2. Description of the Related Art FIGS. 3A and 3B are plan views of memory cells of a nonvolatile semiconductor memory device, FIGS. 3B and 3A are cross-sectional views taken along line XX of FIG. 3A. Referring to FIG. 3C, which is a cross-sectional view taken along the line YY, the floating gate electrode 4c of the conventional nonvolatile semiconductor memory device is formed of a polycrystalline silicon film having a flat surface. A method for forming a memory cell of this nonvolatile semiconductor memory device is as follows.
【０００３】まず、Ｐ型シリコン基板１表面に、選択的
にフィールド酸化膜２，およびトンネル酸化膜３が形成
される。５５０℃〜７５０℃の減圧化学気相成長法によ
り、平坦な表面を有する多結晶シリコン膜が全面に堆積
される。次に、後に形成される同一の制御ゲート電極に
より覆われるフィールド酸化膜２上の所定の領域におい
て、この多結晶シリコン膜が分断されるようにパターニ
ングされる。[0003] First, a field oxide film 2 and a tunnel oxide film 3 are selectively formed on the surface of a P-type silicon substrate 1. A polycrystalline silicon film having a flat surface is deposited on the entire surface by low pressure chemical vapor deposition at 550 ° C. to 750 ° C. Next, in a predetermined region on field oxide film 2 covered by the same control gate electrode formed later, patterning is performed so that this polycrystalline silicon film is divided.
【０００４】続いて、熱酸化により、パターニングされ
た多結晶シリコン膜の露出表面にシリコン酸化膜５ｃが
形成される。さらに、全面にシリコン窒化膜６ｃが堆積
され、このシリコン窒化膜６ｃの表面に熱酸化によるシ
リコン酸化膜７ｃが形成される。次に、全面に第２の多
結晶シリコン膜が形成される。次に、制御ゲート電極と
同一のパターンを有するフォトレジスト膜をマスクにし
て、上記第２の多結晶シリコン膜，シリコン酸化膜７
ｃ，シリコン窒化膜６ｃ，シリコン酸化膜５ｃ，および
パターニングされた多結晶シリコン膜が順次エッチング
される。このエッチングにより、トンネル酸化膜３が除
去され、この第２の多結晶シリコン膜からなる制御ゲー
ト電極８とこの多結晶シリコン膜からなる浮遊ゲート電
極４ｃとが形成される。Then, a silicon oxide film 5c is formed on the exposed surface of the patterned polycrystalline silicon film by thermal oxidation. Further, a silicon nitride film 6c is deposited on the entire surface, and a silicon oxide film 7c is formed on the surface of the silicon nitride film 6c by thermal oxidation. Next, a second polycrystalline silicon film is formed on the entire surface. Next, using the photoresist film having the same pattern as the control gate electrode as a mask, the second polycrystalline silicon film and the silicon oxide film 7 are formed.
c, the silicon nitride film 6c, the silicon oxide film 5c, and the patterned polycrystalline silicon film are sequentially etched. By this etching, tunnel oxide film 3 is removed, and control gate electrode 8 made of the second polycrystalline silicon film and floating gate electrode 4c made of the polycrystalline silicon film are formed.
【０００５】このフォトレジスト膜が除去された後、熱
酸化によりシリコン基板１，浮遊ゲート電極４ｃ，およ
び制御ゲート電極８の露出表面にシリコン酸化膜９が形
成される。次に、制御ゲート電極８をマスクにしたイオ
ン注入により、シリコン基板１表面にＮ型のソース拡散
層１０，およびドレイン拡散層１１が形成される。全面
に層間絶縁膜１２が堆積され、ドレイン拡散層１１に達
するコンタクト孔１３が形成される。次に、このコンタ
クト孔１３を介してドレイン拡散層１１と接続されるア
ルミニウム配線１４（ビット線）が形成される。After the photoresist film is removed, a silicon oxide film 9 is formed on the exposed surfaces of silicon substrate 1, floating gate electrode 4c and control gate electrode 8 by thermal oxidation. Next, an N-type source diffusion layer 10 and a drain diffusion layer 11 are formed on the surface of the silicon substrate 1 by ion implantation using the control gate electrode 8 as a mask. An interlayer insulating film 12 is deposited on the entire surface, and a contact hole 13 reaching the drain diffusion layer 11 is formed. Next, aluminum wiring 14 (bit line) connected to drain diffusion layer 11 through contact hole 13 is formed.
【０００６】上述の構造の不揮発性半導体記憶装置のメ
モリセルにおける書き込みは、次のようにして行なわれ
る。シリコン基板１とソース拡散層１０とが接地され、
ドレイン拡散層１１と制御ゲート電極８とが正バイアス
に印加されることにより、ドレイン拡散層１１近傍のチ
ャネル領域にホットエレクトロン（高エネルギー状態の
電子）が発生する。このホットエレクトロンが浮遊ゲー
ト電極４ｃに注入することにより、このメモリセルは書
き込まれた状態になる。一方、このメモリセルにおける
消去は、次のようにして行なわれる。シリコン基板１が
接地され、ドレイン拡散層１１が電気的に浮遊状態にさ
れ、制御ゲート電極８が負バイアスに印加され、ソース
拡散層１０が正バイアスに印加される。これにより、浮
遊ゲート電極４ｃに蓄積された電子が、電界放出され
る。Writing in the memory cell of the nonvolatile semiconductor memory device having the above-described structure is performed as follows. The silicon substrate 1 and the source diffusion layer 10 are grounded,
When a positive bias is applied to the drain diffusion layer 11 and the control gate electrode 8, hot electrons (electrons in a high energy state) are generated in a channel region near the drain diffusion layer 11. By injecting the hot electrons into the floating gate electrode 4c, the memory cell enters a written state. On the other hand, erasing in this memory cell is performed as follows. The silicon substrate 1 is grounded, the drain diffusion layer 11 is electrically floated, the control gate electrode 8 is applied with a negative bias, and the source diffusion layer 10 is applied with a positive bias. Thereby, the electrons accumulated in the floating gate electrode 4c are field-emitted.
【０００７】[0007]
【発明が解決しようとする課題】上述の不揮発性半導体
記憶装置のメモリセルでは、消去の場合、浮遊ゲート電
極４ｃとソース拡散層１０との間のトンネル酸化膜３に
は７〜９ＭＶ／ｃｍ程度の電界が印加される。この電界
により、浮遊ゲート電極４ｃに蓄積された電子はトンネ
ル電流となってソース拡散層１０に放出される。このト
ンネル酸化膜３に印加される電界は、制御ゲート電極８
とソース拡散層１１との間のバイアス（消去電圧）が制
御ゲート電極８−浮遊ゲート電極４ｃ間の容量値と浮遊
ゲート電極４ｃ−シリコン基板１間の容量値とにより容
量分割されて決まる。In the above-mentioned memory cell of the nonvolatile semiconductor memory device, when erasing, the tunnel oxide film 3 between the floating gate electrode 4c and the source diffusion layer 10 has a thickness of about 7 to 9 MV / cm. Is applied. Due to this electric field, the electrons accumulated in the floating gate electrode 4c become a tunnel current and are emitted to the source diffusion layer 10. The electric field applied to the tunnel oxide film 3 is controlled by the control gate electrode 8
(Erase voltage) between the gate electrode 8 and the source diffusion layer 11 is determined by capacitance division by the capacitance value between the control gate electrode 8 and the floating gate electrode 4c and the capacitance value between the floating gate electrode 4c and the silicon substrate 1.
【０００８】メモリセルの占有面積の縮小と、消去電圧
（の絶対値）の低下とは、ともに不揮発性半導体装置の
開発目標の１つとなっている。消去電圧を低下させるに
は、浮遊ゲート電極４ｃ−シリコン基板１間の容量値に
比べて、制御ゲート電極８−浮遊ゲート電極４ｃ間の容
量値が大きくなればよい。チャネル領域の面積に対する
浮遊ゲート電極４ｃの占有面積の増大（この増大は、メ
モリセルの占有面積の増大を伴なう）を行なわずに制御
ゲート電極８−浮遊ゲート電極４ｃ間の容量値を増大さ
せるには、シリコン酸化膜７ｃ，シリコン窒化膜６ｃ，
およびシリコン酸化膜５ｃからなる誘電体膜の相対的膜
厚を薄くすればよいが、この場合には制御ゲート電極８
と浮遊ゲート電極４ｃとの間の静電耐圧が低下し，この
間のリーク電流が増加し，保持特性が劣化することにな
る。すなわち、メモリセルの占有面積を増大させること
なしに消去電圧を低下させることは困難である。The reduction of the occupied area of the memory cell and the reduction of (the absolute value of) the erasing voltage are both one of the development goals of the nonvolatile semiconductor device. In order to lower the erase voltage, the capacitance value between the control gate electrode 8 and the floating gate electrode 4c may be larger than the capacitance value between the floating gate electrode 4c and the silicon substrate 1. The capacitance between the control gate electrode 8 and the floating gate electrode 4c is increased without increasing the area occupied by the floating gate electrode 4c relative to the area of the channel region (this increase is accompanied by an increase in the area occupied by the memory cell). To do this, the silicon oxide film 7c, the silicon nitride film 6c,
And the relative thickness of the dielectric film composed of the silicon oxide film 5c may be reduced.
The electrostatic breakdown voltage between the gate electrode and the floating gate electrode 4c decreases, the leakage current between them decreases, and the holding characteristics deteriorate. That is, it is difficult to lower the erase voltage without increasing the area occupied by the memory cells.
【０００９】[0009]
【課題を解決するための手段】本発明の不揮発性半導体
記憶装置の製造方法によれば、浮遊ゲート電極は非晶質
シリコン膜により形成され，かつこの非晶質シリコン膜
が真空中で熱処理されるため、少なくとも浮遊ゲート電
極の上面には凹凸が形成されている。According to the method of manufacturing a nonvolatile semiconductor memory device of the present invention, the floating gate electrode is formed of an amorphous silicon film, and the amorphous silicon film is heat-treated in a vacuum. Therefore, irregularities are formed at least on the upper surface of the floating gate electrode.
【００１０】[0010]
【実施例】不揮発性半導体記憶装置のメモリセルの平面
図である図１（ａ），図１（ａ）のＸＸ線での断面図で
ある図１（ｂ），および図１（ａ）のＹＹ線での断面図
である図１（ｃ）を参照すると、本発明の第１の実施例
による不揮発性半導体記憶装置の浮遊ゲート電極４ａ
は、凹凸な上面を有する非晶質シリコン膜により形成さ
れている。この不揮発性半導体記憶装置のメモリセルの
形成方法は、以下のようになっている。1A is a plan view of a memory cell of a nonvolatile semiconductor memory device, FIG. 1B is a sectional view taken along line XX of FIG. 1A, and FIG. Referring to FIG. 1C, which is a cross-sectional view taken along line YY, the floating gate electrode 4a of the nonvolatile semiconductor memory device according to the first embodiment of the present invention.
Is formed of an amorphous silicon film having an uneven upper surface. A method for forming a memory cell of this nonvolatile semiconductor memory device is as follows.
【００１１】まず、Ｐ型シリコン基板１表面には選択的
にフィールド酸化膜２が形成され、さらに希釈酸化によ
る膜厚９ｎｍ程度のトンネル酸化膜３が形成される。４
００℃程度のシラン（ＳｉＨ4 ）希釈ガスによる減圧化
学気相成長法により、膜厚２５０ｎｍ程度の非晶質シリ
コン膜が全面に堆積される。次に、酸素分圧が２×１０
-6Ｔｏｒｒ以下の真空中で５５０℃，１５分程度の熱処
理が施されると、上記非晶質シリコン膜表面に微細なシ
リコン結晶粒が成長するため、凹凸な表面を有する非晶
質シリコン膜が形成される。次に、後に形成される同一
の制御ゲート電極により覆われるフィールド酸化膜２上
の所定の領域において、この非晶質シリコン膜が分断さ
れるようにパターニングされる。First, a field oxide film 2 is selectively formed on the surface of a P-type silicon substrate 1, and a tunnel oxide film 3 having a thickness of about 9 nm is formed by dilution oxidation. 4
An amorphous silicon film having a thickness of about 250 nm is deposited on the entire surface by a low pressure chemical vapor deposition method using a silane (SiH 4 ) diluent gas at about 00 ° C. Next, when the oxygen partial pressure is 2 × 10
When a heat treatment is performed at 550 ° C. for about 15 minutes in a vacuum of −6 Torr or less, fine silicon crystal grains grow on the surface of the amorphous silicon film, so that the amorphous silicon film having an uneven surface is formed. Is formed. Next, in a predetermined region on field oxide film 2 covered by the same control gate electrode formed later, patterning is performed so that this amorphous silicon film is divided.
【００１２】続いて、熱酸化により、パターニングされ
た非晶質シリコン膜の露出表面に膜厚１２ｎｍ程度のシ
リコン酸化膜５ａが形成される。さらに、全面に減圧化
学気相成長法により膜厚１０ｎｍ程度のシリコン窒化膜
６ａが堆積され、このシリコン窒化膜６ａの表面に熱酸
化によるシリコン酸化膜７ａが形成される。次に、全面
に減圧化学気相成長法により膜厚４００ｎｍ程度の多結
晶シリコン膜が堆積される。次に、制御ゲート電極と同
一のパターンを有するフォトレジスト膜をマスクにし
て、上記多結晶シリコン膜，シリコン酸化膜７ａ，シリ
コン窒化膜６ａ，シリコン酸化膜５ａ，およびパターニ
ングされた非晶質シリコン膜が順次エッチングされる。
このエッチングにより、トンネル酸化膜３が除去され、
この多結晶シリコン膜からなる制御ゲート電極８とこの
非晶質シリコン膜からなる浮遊ゲート電極４ａとが形成
される。Subsequently, a silicon oxide film 5a having a thickness of about 12 nm is formed on the exposed surface of the patterned amorphous silicon film by thermal oxidation. Further, a silicon nitride film 6a having a thickness of about 10 nm is deposited on the entire surface by low pressure chemical vapor deposition, and a silicon oxide film 7a is formed on the surface of the silicon nitride film 6a by thermal oxidation. Next, a polycrystalline silicon film having a thickness of about 400 nm is deposited on the entire surface by low pressure chemical vapor deposition. Next, using the photoresist film having the same pattern as the control gate electrode as a mask, the above-mentioned polycrystalline silicon film, silicon oxide film 7a, silicon nitride film 6a, silicon oxide film 5a, and patterned amorphous silicon film Are sequentially etched.
By this etching, the tunnel oxide film 3 is removed,
A control gate electrode 8 made of this polycrystalline silicon film and a floating gate electrode 4a made of this amorphous silicon film are formed.
【００１３】このフォトレジスト膜が除去された後、９
００℃程度の熱酸化によりシリコン基板１，浮遊ゲート
電極４ａ，および制御ゲート電極８の露出表面に膜厚１
５ｎｍ程度のシリコン酸化膜９が形成される。次に、制
御ゲート電極８をマスクにしたエネルギー７０ｋｅＶ，
ドーズ量７×１０15ｃｍ-2程度の砒素のイオン注入が行
なわれ、さらに酸素と不活性ガスとの混合雰囲気での１
０００℃，２０分程度の熱処理が行なわれ、シリコン基
板１表面にＮ型のソース拡散層１０，およびドレイン拡
散層１１が形成される。全面にＰＳＧ膜，もしくはＢＰ
ＳＧ膜からなる層間絶縁膜１２が堆積され、ドレイン拡
散層１１に達するコンタクト孔１３が形成される。次
に、このコンタクト孔１３を介してドレイン拡散層１１
と接続されるアルミニウム配線１４（ビット線）が形成
される。After the photoresist film is removed, 9
The thickness of the silicon substrate 1, the floating gate electrode 4a, and the exposed surface of the control gate electrode 8 is reduced to 1
A silicon oxide film 9 of about 5 nm is formed. Next, an energy of 70 keV using the control gate electrode 8 as a mask,
Arsenic ions are implanted at a dose of about 7 × 10 15 cm −2 , and the ion implantation is performed in a mixed atmosphere of oxygen and an inert gas.
Heat treatment is performed at 000 ° C. for about 20 minutes to form an N-type source diffusion layer 10 and a drain diffusion layer 11 on the surface of the silicon substrate 1. PSG film or BP on the whole surface
An interlayer insulating film 12 made of an SG film is deposited, and a contact hole 13 reaching the drain diffusion layer 11 is formed. Next, the drain diffusion layer 11 is formed through the contact hole 13.
Aluminum wiring 14 (bit line) connected to the substrate is formed.
【００１４】上記第１の実施例によると、浮遊ゲート電
極４ａの上面が凹凸を有することから、この浮遊ゲート
電極４ａの占有面積（すなわち、メモリセルの占有面
積）を増大されなくても、制御ゲート電極８−浮遊ゲー
ト電極４ａ間の実効的な対向面積が増大する。このた
め、シリコン酸化膜７ａ，シリコン窒化膜６ａ，および
シリコン酸化膜５ａからなる誘電体膜の膜厚を相対的に
薄くする（制御ゲート電極８−浮遊ゲート電極４ａ間の
静電耐圧の低下，並びに保持特性の劣化を起す）ことな
しに、制御ゲート電極８−浮遊ゲート電極４ａ間の容量
値を増大させることが可能となり、消去電圧を低くする
ことができる、不揮発性半導体記憶装置のメモリセルの
断面図である図２を参照すると、本発明の第２の実施例
による不揮発性半導体記憶装置の浮遊ゲート電極４ｂ
は、凹凸な上面並びに側面を有する非晶質シリコン膜に
より形成されている。この不揮発性半導体記憶装置のメ
モリセルの形成方法は、以下のようになっている。According to the first embodiment, since the upper surface of the floating gate electrode 4a has irregularities, even if the area occupied by the floating gate electrode 4a (ie, the area occupied by the memory cell) is not increased, the control can be performed. The effective facing area between the gate electrode 8 and the floating gate electrode 4a increases. For this reason, the thickness of the dielectric film including the silicon oxide film 7a, the silicon nitride film 6a, and the silicon oxide film 5a is made relatively thin (reduction of the electrostatic breakdown voltage between the control gate electrode 8 and the floating gate electrode 4a, Without deteriorating the holding characteristics), it is possible to increase the capacitance value between the control gate electrode 8 and the floating gate electrode 4a, and to lower the erase voltage. Referring to FIG. 2 which is a cross-sectional view of the floating gate electrode 4b of the nonvolatile semiconductor memory device according to the second embodiment of the present invention.
Is formed of an amorphous silicon film having uneven top and side surfaces. A method for forming a memory cell of this nonvolatile semiconductor memory device is as follows.
【００１５】まず、上記第１の実施例と同様の方法によ
り、トンネル酸化膜３が形成された後、全面に膜厚２５
０ｎｍ程度の非晶質シリコン膜が堆積される。次に、後
に形成される同一の制御ゲート電極により覆われるフィ
ールド酸化膜２上の所定の領域において、この非晶質シ
リコン膜が分断されるようにパターニングされる。続い
て、このパターニングされた非晶質シリコン膜表面の自
然酸化膜が除去された後、上記第１の実施例と同じ手法
により、このパターニングされた非晶質シリコン膜の上
面，並びに側面が凹凸になる。次に、熱酸化により、こ
のパターニングされた非晶質シリコン膜の露出表面に膜
厚１２ｎｍ程度のシリコン酸化膜５ｂが形成される。さ
らに、全面に減圧化学気相成長法により膜厚１０ｎｍ程
度のシリコン窒化膜６ｂが堆積され、このシリコン窒化
膜６ｂの表面に熱酸化によるシリコン酸化膜７ｂが形成
される。以降の工程は、上記第１の実施例と同じであ
る。First, after the tunnel oxide film 3 is formed by the same method as in the first embodiment, a film thickness of 25
An amorphous silicon film of about 0 nm is deposited. Next, in a predetermined region on field oxide film 2 covered by the same control gate electrode formed later, patterning is performed so that this amorphous silicon film is divided. Subsequently, after the natural oxide film on the surface of the patterned amorphous silicon film is removed, the upper surface and the side surface of the patterned amorphous silicon film are uneven by the same method as in the first embodiment. become. Next, a silicon oxide film 5b having a thickness of about 12 nm is formed on the exposed surface of the patterned amorphous silicon film by thermal oxidation. Further, a silicon nitride film 6b having a thickness of about 10 nm is deposited on the entire surface by low pressure chemical vapor deposition, and a silicon oxide film 7b is formed on the surface of the silicon nitride film 6b by thermal oxidation. The subsequent steps are the same as in the first embodiment.
【００１６】上記第２の実施例の浮遊ゲート電極４ｂ
は、上記第１の実施例の浮遊ゲート電極４ａに比べて、
その側面も凹凸になっている。このため、上記第２の実
施例は、上記第１の実施例よりメモリセルの占有面積を
縮小するか，もしくは消去電圧を低くすることができ
る。The floating gate electrode 4b of the second embodiment described above
Is different from the floating gate electrode 4a of the first embodiment.
The side is also uneven. For this reason, the second embodiment can reduce the occupied area of the memory cell or lower the erase voltage as compared with the first embodiment.
【００１７】[0017]
【発明の効果】以上説明したように本発明の不揮発性半
導体記憶装置の製造方法は、メモリセルの占有面積の増
大，および浮遊ゲート電極と制御ゲート電極との間の保
持特性の劣化並びに静電耐圧の低下を招くこのなしに、
消去電圧を低くすることができる。As described above, according to the method of manufacturing a nonvolatile semiconductor memory device of the present invention, the area occupied by the memory cell is increased, the holding characteristic between the floating gate electrode and the control gate electrode is degraded, and Without this, which causes a decrease in withstand voltage,
The erasing voltage can be reduced.
【図１】本発明の第１の実施例の平面図および断面図で
ある。FIG. 1 is a plan view and a sectional view of a first embodiment of the present invention.
【図２】本発明の第２の実施例の断面図である。FIG. 2 is a sectional view of a second embodiment of the present invention.
【図３】従来の不揮発性半導体記憶装置の製造方法の平
面図および断面図である。FIG. 3 is a plan view and a cross-sectional view of a conventional method for manufacturing a nonvolatile semiconductor memory device.
１ Ｐ型のシリコン基板 ２ フィールド酸化膜 ３ トンネル酸化膜 ４ａ，４ｂ，４ｃ 浮遊ゲート電極 ５ａ，５ｂ，５ｃ，７ａ，７ｂ，７ｃ，９ シリコン
酸化膜 ６ａ，６ｂ，６ｃ シリコン窒化膜 ８ 制御ゲート電極 １０ Ｎ型のソース拡散層 １１ Ｎ型のドレイン拡散層 １２ 層間絶縁膜 １３ コンタクト孔 １４ アルミニウム配線Reference Signs List 1 P-type silicon substrate 2 Field oxide film 3 Tunnel oxide film 4a, 4b, 4c Floating gate electrode 5a, 5b, 5c, 7a, 7b, 7c, 9 Silicon oxide film 6a, 6b, 6c Silicon nitride film 8 Control gate electrode Reference Signs List 10 N-type source diffusion layer 11 N-type drain diffusion layer 12 Interlayer insulating film 13 Contact hole 14 Aluminum wiring
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平２−98173（ＪＰ，Ａ) 特開 平１−239957（ＪＰ，Ａ) 特開 昭64−37876（ＪＰ，Ａ) 特開 昭62−145872（ＪＰ，Ａ) 特開 平４−74477（ＪＰ，Ａ) 特開 昭60−167472（ＪＰ，Ａ) 特開 昭60−18968（ＪＰ，Ａ) 特開 昭63−43378（ＪＰ，Ａ) 特開 平１−133372（ＪＰ，Ａ) 特開 昭63−306672（ＪＰ，Ａ) 特開 平３−263370（ＪＰ，Ａ) 特開 平３−272165（ＪＰ，Ａ) 特開 平５−129204（ＪＰ，Ａ) 特開 平６−5805（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792──────────────────────────────────────────────────続 き Continuation of the front page (56) References JP-A-2-98173 (JP, A) JP-A-1-239957 (JP, A) JP-A-64-37876 (JP, A) JP-A-62-1987 145872 (JP, A) JP-A-4-74477 (JP, A) JP-A-60-167472 (JP, A) JP-A-60-18968 (JP, A) JP-A-63-43378 (JP, A) JP-A-1-133372 (JP, A) JP-A-63-306672 (JP, A) JP-A-3-263370 (JP, A) JP-A-3-272165 (JP, A) JP-A-5-129204 (JP, A) JP-A-6-5805 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
ィールド酸化膜を形成し、トンネル酸化膜を形成する工
程と、 全面に非晶質シリコン膜を形成する工程と、 真空中での熱処理により前記非晶質シリコン膜表面に凹
凸を形成する工程と、 表面に凹凸を有する前記非晶質シリコン膜を所定形状に
パターニングする工程と、 少なくともパターニングされた前記非晶質シリコン膜の
露出表面を覆う誘電体膜を形成する工程と、 全面に導電体膜を形成し、所定のパターンを有するフォ
トレジスト膜をマスクにして該導電体膜をエッチングし
て制御ゲート電極を形成し、前記誘電体膜をエッチング
し、パターニングされた前記非晶質シリコン膜をエッチ
ングして浮遊ゲート電極を形成する工程と、 Ｎ型のソース，ドレイン拡散層を形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。1. A step of selectively forming a field oxide film on a surface of a P-type silicon substrate to form a tunnel oxide film, a step of forming an amorphous silicon film over the entire surface, and a heat treatment in a vacuum Forming irregularities on the surface of the amorphous silicon film by the step of: patterning the amorphous silicon film having irregularities on the surface into a predetermined shape; and at least exposing the exposed surface of the patterned amorphous silicon film. Forming a covering dielectric film, forming a conductive film over the entire surface, etching the conductive film using a photoresist film having a predetermined pattern as a mask to form a control gate electrode, and forming the control gate electrode; Forming a floating gate electrode by etching the amorphous silicon film patterned; and forming N-type source and drain diffusion layers. A method for manufacturing a nonvolatile semiconductor memory device, comprising:
ィールド酸化膜を形成し、トンネル酸化膜を形成する工
程と、 全面に非晶質シリコン膜を形成する工程と、 前記非晶質シリコン膜を所定形状にパターニングする工
程と、 真空中での熱処理によりパターニングされた前記非晶質
シリコン膜の露出表面に凹凸を形成する工程と、 少なくともパターニングされた前記非晶質シリコン膜の
露出表面を覆う誘電体膜を形成する工程と、 全面に導電体膜を形成し、所定のパターンを有するフォ
トレジスト膜をマスクにして該導電体膜をエッチングし
て制御ゲート電極を形成し、前記誘電体膜をエッチング
し、パターニングされた前記非晶質シリコン膜をエッチ
ングして浮遊ゲート電極を形成する工程と、 Ｎ型のソース，ドレイン拡散層を形成する工程と、 を有することを特徴とする不揮発性半導体記憶装置の製
造方法。2. A step of selectively forming a field oxide film on a surface of a P-type silicon substrate to form a tunnel oxide film; a step of forming an amorphous silicon film over the entire surface; Patterning the film into a predetermined shape; forming irregularities on the exposed surface of the amorphous silicon film patterned by heat treatment in a vacuum; and forming at least an exposed surface of the patterned amorphous silicon film. Forming a covering dielectric film, forming a conductive film over the entire surface, etching the conductive film using a photoresist film having a predetermined pattern as a mask to form a control gate electrode, and forming the control gate electrode; Forming a floating gate electrode by etching the patterned amorphous silicon film; and forming N-type source and drain diffusion layers. A method for manufacturing a nonvolatile semiconductor memory device, comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329053A JP2833389B2 (en) | 1992-12-09 | 1992-12-09 | Manufacturing method of nonvolatile semiconductor memory device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4329053A JP2833389B2 (en) | 1992-12-09 | 1992-12-09 | Manufacturing method of nonvolatile semiconductor memory device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06177396A JPH06177396A (en) | 1994-06-24 |
| JP2833389B2 true JP2833389B2 (en) | 1998-12-09 |
Family
ID=18217091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4329053A Expired - Fee Related JP2833389B2 (en) | 1992-12-09 | 1992-12-09 | Manufacturing method of nonvolatile semiconductor memory device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833389B2 (en) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3598197B2 (en) * | 1997-03-19 | 2004-12-08 | 株式会社ルネサステクノロジ | Semiconductor device |
| JP3951443B2 (en) * | 1997-09-02 | 2007-08-01 | ソニー株式会社 | Nonvolatile semiconductor memory device and writing method thereof |
| KR100333129B1 (en) * | 1998-12-24 | 2002-09-26 | 주식회사 하이닉스반도체 | Capacitor Formation Method of Semiconductor Device |
| KR100489530B1 (en) * | 2002-09-07 | 2005-05-16 | 동부아남반도체 주식회사 | Method for manufacturing flash device by using high capacitor |
-
1992
- 1992-12-09 JP JP4329053A patent/JP2833389B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06177396A (en) | 1994-06-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0305741B1 (en) | Semiconductor device with floating gate | |
| JP3164026B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP2823711B2 (en) | Nonvolatile semiconductor memory cell and method of manufacturing the same | |
| US6069041A (en) | Process for manufacturing non-volatile semiconductor memory device by introducing nitrogen atoms | |
| JPH0834310B2 (en) | Method for manufacturing semiconductor device | |
| US6087230A (en) | Method of fabricating an SOI device having a channel with variable thickness | |
| US6232179B1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2896890B2 (en) | Flash memory device and method of manufacturing the same | |
| JP2855509B2 (en) | Method of manufacturing nonvolatile semiconductor memory device | |
| JPH0817948A (en) | Semiconductor device and its manufacture | |
| JP2833389B2 (en) | Manufacturing method of nonvolatile semiconductor memory device | |
| EP0383011B1 (en) | Semiconductor non-volatile memory device | |
| US5031010A (en) | Semiconductor memory device and method of manufacturing the same | |
| US5149666A (en) | Method of manufacturing a semiconductor memory device having a floating gate electrode composed of 2-10 silicon grains | |
| JPH06104451A (en) | Nonvolatile semiconductor storage device | |
| JP2003243541A (en) | Manufacturing method for semiconductor integrated circuit apparatus | |
| US6127698A (en) | High density/speed nonvolatile memories with a textured tunnel oxide and a high capacitive-coupling ratio | |
| JPH05251711A (en) | Semiconductor integrated circuit and its manufacture | |
| JPH0227773A (en) | Manufacture of nonvolatile semiconductor memory | |
| KR900004731B1 (en) | Read only memory semiconductor device and manufacture thereof | |
| US20020030207A1 (en) | Semiconductor device having a channel-cut diffusion region in a device isolation structure | |
| JPH0142147B2 (en) | ||
| JP3492718B2 (en) | Method for manufacturing semiconductor memory device | |
| JP3138538B2 (en) | Semiconductor nonvolatile memory element and method of manufacturing the same | |
| JP3257070B2 (en) | Semiconductor storage device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19980901 |
|
| LAPS | Cancellation because of no payment of annual fees |