JP2833193B2 - デューティ比可変回路 - Google Patents
デューティ比可変回路Info
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- JP2833193B2 JP2833193B2 JP28969690A JP28969690A JP2833193B2 JP 2833193 B2 JP2833193 B2 JP 2833193B2 JP 28969690 A JP28969690 A JP 28969690A JP 28969690 A JP28969690 A JP 28969690A JP 2833193 B2 JP2833193 B2 JP 2833193B2
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- Japan
- Prior art keywords
- circuit
- signal
- duty ratio
- output
- input
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデューティ比可変回路に関し、特に、電気光
変換回路において利用されるデューティ比可変回路に関
する。
変換回路において利用されるデューティ比可変回路に関
する。
従来のデューティ比可変回路は、第４図に示されるよ
うに、比較回路18を備えて構成されており、比較回路18
においては、端子56より入力されるデータ108と、端子5
7より入力されるスレショールド電圧109とが比較され、
その比較結果としてのデータ110が端子58を介して出力
さえる。以下、本回路の動作について、第５図（ａ），
（ｂ）および（ｃ）の信号波形図を参照して説明する。
うに、比較回路18を備えて構成されており、比較回路18
においては、端子56より入力されるデータ108と、端子5
7より入力されるスレショールド電圧109とが比較され、
その比較結果としてのデータ110が端子58を介して出力
さえる。以下、本回路の動作について、第５図（ａ），
（ｂ）および（ｃ）の信号波形図を参照して説明する。
第５図（ａ）には、スレショールド電圧109に対比し
て、端子56より入力されるデータ108の信号波形が示さ
れているが、データ108の立上り／立下り時において、
スレショールド電圧109のレベルと交差する時点に対応
して、比較回路18からは、第５図（ｂ）に示されるよう
に、データ110が出力される。なお、第５図（ｃ）に示
されるのは基準タイムスロットである。
て、端子56より入力されるデータ108の信号波形が示さ
れているが、データ108の立上り／立下り時において、
スレショールド電圧109のレベルと交差する時点に対応
して、比較回路18からは、第５図（ｂ）に示されるよう
に、データ110が出力される。なお、第５図（ｃ）に示
されるのは基準タイムスロットである。
通常、データ108の立上り／立下り時においては、そ
れぞれ立上りまたは立下りを終了するまでに所定の時間
を必要としており、第５図（ａ）に示されるように台形
型の波形となる。従って、端子57より入力されるスレシ
ョールド電圧109のレベルを可変とすることにより、比
較回路18から出力されるデータ110のデューティ比を変
えることが可能となる。一般に、電気／光変換における
LD（発光ダイオード）素子の発光遅延補償、および負荷
駆動能力不足時に発生する立上り／立下り時間差異によ
るデューティ比変動補償等の対応策として、本回路が使
用されている。
れぞれ立上りまたは立下りを終了するまでに所定の時間
を必要としており、第５図（ａ）に示されるように台形
型の波形となる。従って、端子57より入力されるスレシ
ョールド電圧109のレベルを可変とすることにより、比
較回路18から出力されるデータ110のデューティ比を変
えることが可能となる。一般に、電気／光変換における
LD（発光ダイオード）素子の発光遅延補償、および負荷
駆動能力不足時に発生する立上り／立下り時間差異によ
るデューティ比変動補償等の対応策として、本回路が使
用されている。
上述した従来のデューティ比可変回路においては、入
力信号の立上り／立下りに時間を要する特性を利用して
いるため、入力波形依存性が高く、このため、出力信号
に及ぼす影響として、下記の欠点がある。
力信号の立上り／立下りに時間を要する特性を利用して
いるため、入力波形依存性が高く、このため、出力信号
に及ぼす影響として、下記の欠点がある。
（１）デューティ比可変の安定性に欠ける。
（２）パターン効果によるジッタが増大する。
（３）波形リンギングにより、出力波形に歪が生じ易
い。
い。
（４）デューティ比可変範囲が、入力信号の立上り／立
下り時間の範囲内に限定される。
下り時間の範囲内に限定される。
本発明のデューティ比可変回路は、所定のクロック信
号を遅延させる遅延回路と、反転された入力信号と前記
遅延回路より出力されるクロック信号とを入力とするNO
R回路と、前記クロック信号と前記NOR回路の出力信号と
を入力とするOR回路と、前記入力信号をデータ端子に入
力し、前記OR回路の出力信号をクロック端子に入力し
て、所定の出力信号を出力するＤフリップフロップと、
を備えて構成される。
号を遅延させる遅延回路と、反転された入力信号と前記
遅延回路より出力されるクロック信号とを入力とするNO
R回路と、前記クロック信号と前記NOR回路の出力信号と
を入力とするOR回路と、前記入力信号をデータ端子に入
力し、前記OR回路の出力信号をクロック端子に入力し
て、所定の出力信号を出力するＤフリップフロップと、
を備えて構成される。
次に、本発明について図面を参照して説明する。第１
図は、本発明の第１の実施例のブロック図である。第１
図に示されるように、本実施例は、LD7およびLD駆動回
路６に対応して、遅延回路１と、NOR回路２と、OR回路
３と、Ｄフリップフロップ４と、インバータ５と、を備
えて構成される。
図は、本発明の第１の実施例のブロック図である。第１
図に示されるように、本実施例は、LD7およびLD駆動回
路６に対応して、遅延回路１と、NOR回路２と、OR回路
３と、Ｄフリップフロップ４と、インバータ５と、を備
えて構成される。
また、第２図（ａ），（ｂ），（ｃ），（ｄ），
（ｅ），（ｆ），（ｇ）および（ｈ）に示されるのは、
本実施例における各部の信号波形図であり、それぞれ、
端子51を介して入力されるデータ信号101、端子52を介
して入力されるクロック信号102、遅延回路１より出力
されるクロック信号103、NOR回路２より出力される信号
104、OR回路３より出力される信号105、Ｄフリップフロ
ップ４から出力される信号106、基準タイムスロットお
よびLD7から出力される光信号を示している。
（ｅ），（ｆ），（ｇ）および（ｈ）に示されるのは、
本実施例における各部の信号波形図であり、それぞれ、
端子51を介して入力されるデータ信号101、端子52を介
して入力されるクロック信号102、遅延回路１より出力
されるクロック信号103、NOR回路２より出力される信号
104、OR回路３より出力される信号105、Ｄフリップフロ
ップ４から出力される信号106、基準タイムスロットお
よびLD7から出力される光信号を示している。
第１図において、データ信号101は端子51を介してＤ
フリップフロップ４のデータ端子に入力され、また、イ
ンバータ５を介して、NOR回路２に入力される。また、
クロック信号102は、端子52を介して遅延回路１およびO
R回路に入力される。遅延回路１より出力されたクロッ
ク信号103は、NOR回路２に入力され、インバータ５から
送られてくる信号とのNOR出力がとられて、信号104とし
てOR回路３に入力される。OR回路３においては、この信
号104と、端子52より入力されるクロック信号102との論
理和がとられ、信号105が出力されて、Ｄフリップフロ
ップ４のクロック端子に入力される。この信号105は、
データ信号がＨレベルの時においてのみ、時間軸におい
て、クロック信号が本来の時間軸よりも早まって立上る
パルス幅変調信号として形成される。
フリップフロップ４のデータ端子に入力され、また、イ
ンバータ５を介して、NOR回路２に入力される。また、
クロック信号102は、端子52を介して遅延回路１およびO
R回路に入力される。遅延回路１より出力されたクロッ
ク信号103は、NOR回路２に入力され、インバータ５から
送られてくる信号とのNOR出力がとられて、信号104とし
てOR回路３に入力される。OR回路３においては、この信
号104と、端子52より入力されるクロック信号102との論
理和がとられ、信号105が出力されて、Ｄフリップフロ
ップ４のクロック端子に入力される。この信号105は、
データ信号がＨレベルの時においてのみ、時間軸におい
て、クロック信号が本来の時間軸よりも早まって立上る
パルス幅変調信号として形成される。
Ｄフリップフロップ４のデータ端子に入力されるデー
タ信号は、信号105のクロックの位相にて識別される
（第２図において にて示す）ことにより、フリップフロップ４のデータ出
力端子の波形の状態（第２図において にて示す）となり、第２図（ｇ）の基準タイムスロット
と比較して、遅延量τ分（第２図において にて示す）だけ、ＨレベルとＬレベルのデューティ比が
可変となる。このように、遅延回路におけるクロックの
遅延量により決定される信号のデューティ可変回路であ
るため、遅延量設定により、任意のデューティ比を得る
ことができる。
タ信号は、信号105のクロックの位相にて識別される
（第２図において にて示す）ことにより、フリップフロップ４のデータ出
力端子の波形の状態（第２図において にて示す）となり、第２図（ｇ）の基準タイムスロット
と比較して、遅延量τ分（第２図において にて示す）だけ、ＨレベルとＬレベルのデューティ比が
可変となる。このように、遅延回路におけるクロックの
遅延量により決定される信号のデューティ可変回路であ
るため、遅延量設定により、任意のデューティ比を得る
ことができる。
フリップフロップ４のデータ出力端子から出力される
デューティ比を変えられた信号106は、端子53より出力
されるとともにLD駆動回路６に入力され、このLD駆動回
路６においてV/I変換された後にLD7に入力され、光信号
107として出力される。この時LD固有の発光遅延現象が
発生するために、第２図（ｈ）に示される光信号107の
信号波形のように、第２図（ｇ）の基準タイムスロット
と一致したデューティ50％の信号になり、光信号波形の
補償のために、電気波形におけるデューティ比を可変と
することの必要性がよく分る。
デューティ比を変えられた信号106は、端子53より出力
されるとともにLD駆動回路６に入力され、このLD駆動回
路６においてV/I変換された後にLD7に入力され、光信号
107として出力される。この時LD固有の発光遅延現象が
発生するために、第２図（ｈ）に示される光信号107の
信号波形のように、第２図（ｇ）の基準タイムスロット
と一致したデューティ50％の信号になり、光信号波形の
補償のために、電気波形におけるデューティ比を可変と
することの必要性がよく分る。
第３図に示されるのは、本発明の第２の実施例のブロ
ック図である。第１図に示されるように、本実施例は、
LD14およびLD駆動回路13に対応して、遅延回路８、NOR
回路９と、OR回路10と、Ｄフリップフロップ11と、イン
バータ12と、PD15と、電流／電圧変換回路16と、デュー
ティ検出回路17とを備えて構成される。
ック図である。第１図に示されるように、本実施例は、
LD14およびLD駆動回路13に対応して、遅延回路８、NOR
回路９と、OR回路10と、Ｄフリップフロップ11と、イン
バータ12と、PD15と、電流／電圧変換回路16と、デュー
ティ検出回路17とを備えて構成される。
本実施例においては、第１の実施例に対して、PD15、
電流／電圧変換回路16およびデューティ検出回路17を付
加して、PD15において受信された光信号を電流／電圧変
換回路16を介してデューティ検出回路17に入力し、光出
力のデューティ比を検出して、そのデューティ比検出信
号を、遅延回路８に対する遅延量制御信号としてフィー
ドバックしている。従って、本実施例においては、LD固
有の発光遅延特性の変化に対応して、デューティ比可変
量を決定するクロック遅延量が制御されて変化するた
め、より安定な出力波形が得られるという利点がある。
電流／電圧変換回路16およびデューティ検出回路17を付
加して、PD15において受信された光信号を電流／電圧変
換回路16を介してデューティ検出回路17に入力し、光出
力のデューティ比を検出して、そのデューティ比検出信
号を、遅延回路８に対する遅延量制御信号としてフィー
ドバックしている。従って、本実施例においては、LD固
有の発光遅延特性の変化に対応して、デューティ比可変
量を決定するクロック遅延量が制御されて変化するた
め、より安定な出力波形が得られるという利点がある。
以上説明したように、本発明は、クロック信号の遅延
を利用して、Ｄフリップフロップにおけるデータ変化点
の位相を制御することによって、入力信号のデューティ
比を可変とすることにより、出力信号に対する影響とし
ては入力波形無依存となり、下記の効果がある。
を利用して、Ｄフリップフロップにおけるデータ変化点
の位相を制御することによって、入力信号のデューティ
比を可変とすることにより、出力信号に対する影響とし
ては入力波形無依存となり、下記の効果がある。
（１）デューティ比の可変動作が安定している。
（２）パターン効果によるジッタが増幅されて出力され
ることがない。
ることがない。
（３）波形リンギングによる歪がない。
（４）クロック信号の遅延量が自由に設定できるため、
デューティ比の値も自由に選択することができる。
デューティ比の値も自由に選択することができる。
第１図および第３図は、それぞれ本発明の第１および第
２の実施例のブロック図、第２図は前記第１の実施例に
おける各部の信号波形を示す図、第４図は従来例のブロ
ック図、第５図は従来例における各部の信号波形を示す
図である。 図において、1,8……遅延回路、2,9……NOR回路、3,10
……OR回路、4,11……Ｄフリップフロップ、5,12……イ
ンバータ、6,13……LD駆動回路、7,14……LD、15……P
D、16……電流／電圧変換回路、17……デューティ検出
回路、18……比較回路。
２の実施例のブロック図、第２図は前記第１の実施例に
おける各部の信号波形を示す図、第４図は従来例のブロ
ック図、第５図は従来例における各部の信号波形を示す
図である。 図において、1,8……遅延回路、2,9……NOR回路、3,10
……OR回路、4,11……Ｄフリップフロップ、5,12……イ
ンバータ、6,13……LD駆動回路、7,14……LD、15……P
D、16……電流／電圧変換回路、17……デューティ検出
回路、18……比較回路。
Claims (1)
- 【請求項１】所定のクロック信号を遅延させる遅延回路
と、 反転された入力信号と前記遅延回路より出力されるクロ
ック信号とを入力とするNOR回路と、 前記クロック信号と前記NOR回路の出力信号とを入力と
するOR回路と、 前記入力信号をデータ端子に入力し、前記OR回路の出力
信号をクロック端子に入力して、所定の出力信号を出力
するＤフリップフロップと、 を備えることを特徴とするデューティ比可変回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28969690A JP2833193B2 (ja) | 1990-10-25 | 1990-10-25 | デューティ比可変回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28969690A JP2833193B2 (ja) | 1990-10-25 | 1990-10-25 | デューティ比可変回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04160916A JPH04160916A (ja) | 1992-06-04 |
| JP2833193B2 true JP2833193B2 (ja) | 1998-12-09 |
Family
ID=17746562
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28969690A Expired - Lifetime JP2833193B2 (ja) | 1990-10-25 | 1990-10-25 | デューティ比可変回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2833193B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9484895B2 (en) | 2012-07-09 | 2016-11-01 | International Business Machines Corporation | Self-adjusting duty cycle tuner |
-
1990
- 1990-10-25 JP JP28969690A patent/JP2833193B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9484895B2 (en) | 2012-07-09 | 2016-11-01 | International Business Machines Corporation | Self-adjusting duty cycle tuner |
| US9484894B2 (en) | 2012-07-09 | 2016-11-01 | International Business Machines Corporation | Self-adjusting duty cycle tuner |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04160916A (ja) | 1992-06-04 |
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