JP2830981B2 - 判定帰還形等化器 - Google Patents
判定帰還形等化器Info
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Description
【０００１】
【産業上の利用分野】本発明は、周波数選択性フェージ
ング下における等化特性に優れたトランスバーサルフィ
ルタを用いた判定帰還形等化器に関する。なお、本発明
は、トランスバーサルフィルタを用いた交差偏波干渉補
償器にも適用可能である。
ング下における等化特性に優れたトランスバーサルフィ
ルタを用いた判定帰還形等化器に関する。なお、本発明
は、トランスバーサルフィルタを用いた交差偏波干渉補
償器にも適用可能である。
【０００２】
【従来の技術】無線通信伝送路では、受信信号が直接波
とその干渉波である異なる経路を伝搬した複数の反射波
とが合成されたものとなるので、その波形歪みを補償す
るための等化処理にはトランスバーサルフィルタが用い
られている。
とその干渉波である異なる経路を伝搬した複数の反射波
とが合成されたものとなるので、その波形歪みを補償す
るための等化処理にはトランスバーサルフィルタが用い
られている。
【０００３】図４は、トランスバーサルフィルタの構成
例を示すブロック図である。図において、受信信号は、
入力端子４１から縦続接続された複数の遅延素子４
２1 ，４２2 に入力され、各遅延素子でデータ信号の１
タイムスロット分の遅延を与えることにより、それぞれ
の入出力点から主信号に対して進んだ信号および遅れた
信号（複数タップの信号）として取り出される。複数タ
ップの信号は、各タップに対応する重み付け回路４３1
〜４３3 で、それぞれ所定の重み付け係数Ｃ-1，Ｃ0 ，
Ｃ1 と乗算され、加算器４４でそれらが合成される。制
御回路４５は、加算器４４における合成処理で主信号の
前後に発生した符号間干渉（波形歪み）が打ち消される
ように、各重み付け回路４３1 〜４３3 に与える重み付
け係数を発生させる。このような構成により、複数の反
射波による受信信号の波形歪みを等化することができ
る。
例を示すブロック図である。図において、受信信号は、
入力端子４１から縦続接続された複数の遅延素子４
２1 ，４２2 に入力され、各遅延素子でデータ信号の１
タイムスロット分の遅延を与えることにより、それぞれ
の入出力点から主信号に対して進んだ信号および遅れた
信号（複数タップの信号）として取り出される。複数タ
ップの信号は、各タップに対応する重み付け回路４３1
〜４３3 で、それぞれ所定の重み付け係数Ｃ-1，Ｃ0 ，
Ｃ1 と乗算され、加算器４４でそれらが合成される。制
御回路４５は、加算器４４における合成処理で主信号の
前後に発生した符号間干渉（波形歪み）が打ち消される
ように、各重み付け回路４３1 〜４３3 に与える重み付
け係数を発生させる。このような構成により、複数の反
射波による受信信号の波形歪みを等化することができ
る。
【０００４】図５は、直交振幅変調信号を等化する判定
帰還形等化器の構成例を示すブロック図である。なお、
判定帰還形等化器は、図４に示すトランスバーサルフィ
ルタを応用したものであり、等化出力の中央時点の前後
のタップ入力を分離し、前方等化（ＦＦ）フィルタでは
受信信号を用い、後方等化（ＦＢ）フィルタでは前方等
化フィルタの出力信号の判定結果を用いるように構成さ
れる。
帰還形等化器の構成例を示すブロック図である。なお、
判定帰還形等化器は、図４に示すトランスバーサルフィ
ルタを応用したものであり、等化出力の中央時点の前後
のタップ入力を分離し、前方等化（ＦＦ）フィルタでは
受信信号を用い、後方等化（ＦＢ）フィルタでは前方等
化フィルタの出力信号の判定結果を用いるように構成さ
れる。
【０００５】図において、受信機５０に受信された直交
振幅変調信号は、分配器５１を介して直交検波器５２に
入力され、互いに位相が90度異なる局部発振信号を用い
て検波され、互いに直交したＩチャネル信号およびＱチ
ャネル信号として出力される。なお、直交検波器５２
は、局部発振器５３，90度移相器５４および２つのミク
サ５５1 ，５５2 により構成される。Ｉチャネル信号お
よびＱチャネル信号は、それぞれアナログ・ディジタル
変換器（ＡＤ）５６1 ，５６2 でディジタル信号に変換
されて判定帰還形等化器６０に入力される。
振幅変調信号は、分配器５１を介して直交検波器５２に
入力され、互いに位相が90度異なる局部発振信号を用い
て検波され、互いに直交したＩチャネル信号およびＱチ
ャネル信号として出力される。なお、直交検波器５２
は、局部発振器５３，90度移相器５４および２つのミク
サ５５1 ，５５2 により構成される。Ｉチャネル信号お
よびＱチャネル信号は、それぞれアナログ・ディジタル
変換器（ＡＤ）５６1 ，５６2 でディジタル信号に変換
されて判定帰還形等化器６０に入力される。
【０００６】判定帰還形等化器６０を構成する前方等化
（ＦＦ）フィルタ６１と後方等化（ＦＢ）フィルタ６２
は、それぞれＩチャネルとＱチャネルの同相歪および直
交歪を除去するための４系列のトランスバーサルフィル
タで実現される。
（ＦＦ）フィルタ６１と後方等化（ＦＢ）フィルタ６２
は、それぞれＩチャネルとＱチャネルの同相歪および直
交歪を除去するための４系列のトランスバーサルフィル
タで実現される。
【０００７】判定帰還形等化器６０に入力されるＩチャ
ネル信号は、同相歪みを等化する同相フィルタ（ＩＩ−
ＦＦ）６３1 と、Ｉチャネル信号からＱチャネル信号へ
の直交歪みを除去する直交フィルタ（ＱＩ−ＦＦ）６４
1 に入力される。Ｑチャネル信号は、同相歪みを等化す
る同相フィルタ（ＱＱ−ＦＦ）６３2 と、Ｑチャネル信
号からＩチャネル信号への直交歪みを除去する直交フィ
ルタ（ＩＱ−ＦＦ）６４2 に入力される。
ネル信号は、同相歪みを等化する同相フィルタ（ＩＩ−
ＦＦ）６３1 と、Ｉチャネル信号からＱチャネル信号へ
の直交歪みを除去する直交フィルタ（ＱＩ−ＦＦ）６４
1 に入力される。Ｑチャネル信号は、同相歪みを等化す
る同相フィルタ（ＱＱ−ＦＦ）６３2 と、Ｑチャネル信
号からＩチャネル信号への直交歪みを除去する直交フィ
ルタ（ＩＱ−ＦＦ）６４2 に入力される。
【０００８】ＩＩ−ＦＦ６３1 およびＩＱ−ＦＦ６４2
の各出力は加算器６５1 で合成され、Ｉチャネル信号の
主信号より遅れて受信される信号からの符号間干渉が除
去される。ＱＱ−ＦＦ６３2 およびＱＩ−ＦＦ６４1 の
各出力は加算器６５2 で合成され、Ｑチャネル信号の主
信号より遅れて受信される信号からの符号間干渉が除去
される。
の各出力は加算器６５1 で合成され、Ｉチャネル信号の
主信号より遅れて受信される信号からの符号間干渉が除
去される。ＱＱ−ＦＦ６３2 およびＱＩ−ＦＦ６４1 の
各出力は加算器６５2 で合成され、Ｑチャネル信号の主
信号より遅れて受信される信号からの符号間干渉が除去
される。
【０００９】加算器６５1 の出力と、後方等化フィルタ
６２の同相フィルタ（ＩＩ−ＦＢ）６６1 および直交フ
ィルタ（ＩＱ−ＦＢ）６７2 の出力は加算器６８1 で合
成され、Ｉチャネル信号の主信号より先に受信された信
号からの符号間干渉が除去される。加算器６５2 の出力
と、後方等化フィルタ６２の同相フィルタ（ＱＱ−Ｆ
Ｂ）６６2 および直交フィルタ（ＱＩ−ＦＢ）６７1 の
各出力は加算器６８2 で合成され、Ｑチャネル信号の主
信号より先に受信された信号からの符号間干渉が除去さ
れる。各加算器６８1 ，６８2 の出力は、判定帰還形等
化器６０で等化されたＩチャネル信号およびＱチャネル
信号として取り出される。
６２の同相フィルタ（ＩＩ−ＦＢ）６６1 および直交フ
ィルタ（ＩＱ−ＦＢ）６７2 の出力は加算器６８1 で合
成され、Ｉチャネル信号の主信号より先に受信された信
号からの符号間干渉が除去される。加算器６５2 の出力
と、後方等化フィルタ６２の同相フィルタ（ＱＱ−Ｆ
Ｂ）６６2 および直交フィルタ（ＱＩ−ＦＢ）６７1 の
各出力は加算器６８2 で合成され、Ｑチャネル信号の主
信号より先に受信された信号からの符号間干渉が除去さ
れる。各加算器６８1 ，６８2 の出力は、判定帰還形等
化器６０で等化されたＩチャネル信号およびＱチャネル
信号として取り出される。
【００１０】また、等化されたＩチャネル信号およびＱ
チャネル信号は、それぞれ識別器６９1 ，６９2 を介し
て後方等化フィルタ６２に入力される。識別器６９1 か
ら出力されるＩチャネル信号の信号情報（硬判定ビッ
ト）は、同相歪みを等化するＩＩ−ＦＢ６６1 と、Ｉチ
ャネル信号からＱチャネル信号への直交歪みを除去する
ＱＩ−ＦＢ６７1 に入力される。識別器６９2 から出力
されるＱチャネル信号の信号情報（硬判定ビット）は、
同相歪みを等化するＱＱ−ＦＢ６６2 と、Ｑチャネル信
号からＩチャネル信号への直交歪みを除去するＩＱ−Ｆ
Ｂ６７2 に入力される。
チャネル信号は、それぞれ識別器６９1 ，６９2 を介し
て後方等化フィルタ６２に入力される。識別器６９1 か
ら出力されるＩチャネル信号の信号情報（硬判定ビッ
ト）は、同相歪みを等化するＩＩ−ＦＢ６６1 と、Ｉチ
ャネル信号からＱチャネル信号への直交歪みを除去する
ＱＩ−ＦＢ６７1 に入力される。識別器６９2 から出力
されるＱチャネル信号の信号情報（硬判定ビット）は、
同相歪みを等化するＱＱ−ＦＢ６６2 と、Ｑチャネル信
号からＩチャネル信号への直交歪みを除去するＩＱ−Ｆ
Ｂ６７2 に入力される。
【００１１】このような判定帰還形等化器６０の構成で
は、前方等化フィルタ６１の出力を処理する加算器６５
1 ，６５2 の出力には、主信号より遅れて受信された信
号（マイナスのタップ経路を通過する信号）からの符号
間干渉が除去された信号が得られるので、その分後方等
化フィルタ６２内の同相フィルタ６６および直交フィル
タ６７のプラス側タップに入力される信号がクリアにな
り、等化能力を向上させることができる。
は、前方等化フィルタ６１の出力を処理する加算器６５
1 ，６５2 の出力には、主信号より遅れて受信された信
号（マイナスのタップ経路を通過する信号）からの符号
間干渉が除去された信号が得られるので、その分後方等
化フィルタ６２内の同相フィルタ６６および直交フィル
タ６７のプラス側タップに入力される信号がクリアにな
り、等化能力を向上させることができる。
【００１２】
【発明が解決しようとする課題】ところで、判定帰還形
等化器６０では、前方等化フィルタ６１と後方等化フィ
ルタ６２とのタップ間隔を連続にする必要がある。しか
し、高速の受信信号に対して、両フィルタ間の加算器６
５，６８および識別器６９の総合演算遅延をその１タイ
ムスロット以内に抑えるには、各素子を伝送速度以上の
高速クロックで動作させる必要があり、タップの連続性
を確保することは容易なことではなかった。
等化器６０では、前方等化フィルタ６１と後方等化フィ
ルタ６２とのタップ間隔を連続にする必要がある。しか
し、高速の受信信号に対して、両フィルタ間の加算器６
５，６８および識別器６９の総合演算遅延をその１タイ
ムスロット以内に抑えるには、各素子を伝送速度以上の
高速クロックで動作させる必要があり、タップの連続性
を確保することは容易なことではなかった。
【００１３】本発明は、高速の受信信号の等化処理を可
能とし、さらにすべての回路をディジタル回路で構成し
て回路規模の削減を図ることができる判定帰還形等化器
を提供することを目的とする。
能とし、さらにすべての回路をディジタル回路で構成し
て回路規模の削減を図ることができる判定帰還形等化器
を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明は、前方等化フィ
ルタと、識別器と、後方等化フィルタとを備えた判定帰
還形等化器において、前方等化フィルタは、受信信号を
複数のタップに分配し、各タップごとにそれぞれ所定の
重み付けを行う重み付け回路と、各タップ出力を順次加
算する加算器と、各加算器の出力信号のタイミングを揃
えて出力するレジスタとを備え、後方等化フィルタは、
識別器の出力信号を複数のタップに分配し、各タップご
とにそれぞれ所定の重み付けを行う重み付け回路と、第
１タップ出力を第１出力として直接出力するとともに、
第２タップ以降のタップ出力を順次加算する加算器と、
各加算器の出力信号のタイミングを揃えて第２出力とし
て出力するレジスタとを備え、前方等化フィルタの出力
と後方等化フィルタの第２出力とを合成する第一の加算
器と、第一の加算器の出力と後方等化フィルタの第１出
力とを合成し、レジスタを介して出力するとともに識別
器に与える第二の加算器とを備える。
ルタと、識別器と、後方等化フィルタとを備えた判定帰
還形等化器において、前方等化フィルタは、受信信号を
複数のタップに分配し、各タップごとにそれぞれ所定の
重み付けを行う重み付け回路と、各タップ出力を順次加
算する加算器と、各加算器の出力信号のタイミングを揃
えて出力するレジスタとを備え、後方等化フィルタは、
識別器の出力信号を複数のタップに分配し、各タップご
とにそれぞれ所定の重み付けを行う重み付け回路と、第
１タップ出力を第１出力として直接出力するとともに、
第２タップ以降のタップ出力を順次加算する加算器と、
各加算器の出力信号のタイミングを揃えて第２出力とし
て出力するレジスタとを備え、前方等化フィルタの出力
と後方等化フィルタの第２出力とを合成する第一の加算
器と、第一の加算器の出力と後方等化フィルタの第１出
力とを合成し、レジスタを介して出力するとともに識別
器に与える第二の加算器とを備える。
【００１５】
【作用】本発明では、後方等化フィルタの第１出力とし
て、主信号より１タイムスロット先に受信された信号
（第１タップ経路）のタップ出力が重み付け回路から直
接出力させる。また、後方等化フィルタの第２出力とし
て、主信号より２タイムスロット以上先に受信された信
号（第２タップ経路以降）のタップ出力を出力させる。
て、主信号より１タイムスロット先に受信された信号
（第１タップ経路）のタップ出力が重み付け回路から直
接出力させる。また、後方等化フィルタの第２出力とし
て、主信号より２タイムスロット以上先に受信された信
号（第２タップ経路以降）のタップ出力を出力させる。
【００１６】ここで、第一の加算器において、前方等化
フィルタの出力と、後方等化フィルタの第２出力とを加
算し、さらに第二の加算器において、第一の加算器の出
力と、後方等化フィルタから直接取り出される第１出力
とを加算し、レジスタを介して判定帰還形等化器の出力
として取り出すことにより、前方等化フィルタの最終タ
ップと後方等化フィルタの第１タップのタップ間隔を連
続にすることができる。
フィルタの出力と、後方等化フィルタの第２出力とを加
算し、さらに第二の加算器において、第一の加算器の出
力と、後方等化フィルタから直接取り出される第１出力
とを加算し、レジスタを介して判定帰還形等化器の出力
として取り出すことにより、前方等化フィルタの最終タ
ップと後方等化フィルタの第１タップのタップ間隔を連
続にすることができる。
【００１７】
【実施例】図１は、本発明の判定帰還形等化器の一実施
例構成を示すブロック図である。なお、本実施例は、直
交振幅変調信号を等化する判定帰還形等化器の構成例を
示す。
例構成を示すブロック図である。なお、本実施例は、直
交振幅変調信号を等化する判定帰還形等化器の構成例を
示す。
【００１８】前方等化（ＦＦ）フィルタ６１は図５に示
す従来のものと同様であり、その４系列のトランスバー
サルフィルタ（同相フィルタ，直交フィルタ）の一つの
構成例を図２に示す。
す従来のものと同様であり、その４系列のトランスバー
サルフィルタ（同相フィルタ，直交フィルタ）の一つの
構成例を図２に示す。
【００１９】図２において、受信信号（Ｉチャネル信号
またはＱチャネル信号）は、複数のタップＣ0 〜Ｃ-3に
分配され、各タップごとにそれぞれ所定の重み付けを行
う重み付け回路２１1 〜２１4 に同時に入力される。加
算器２２1 は、重み付け回路２２1 から出力されるセン
タータップＣ0 のタップ経路の信号（主信号）と"０"と
を合成してレジスタ２３1 に送出する。レジスタ２３1
は、クロックに同期したタイミングで加算器２２1 の出
力（Ｃ0 のタップ出力）を次の加算器２２2 に送出す
る。加算器２２2 は、Ｃ0 のタップ経路の信号と、重み
付け回路２２2 から出力されるＣ-1のタップ経路の信号
とを合成してレジスタ２３2 に送出する。以下同様に、
加算器２２3 は、Ｃ0 とＣ-1の各タップ経路の信号の合
成出力と、重み付け回路２２3 から出力されるＣ-2のタ
ップ経路の信号とを合成してレジスタ２３3 に送出し、
加算器２２4 は、Ｃ0 ，Ｃ-1，Ｃ-2の各タップ経路の信
号の合成出力と、重み付け回路２２4 から出力されるＣ
-3のタップ経路の信号とを合成してレジスタ２３4 に送
出する。
またはＱチャネル信号）は、複数のタップＣ0 〜Ｃ-3に
分配され、各タップごとにそれぞれ所定の重み付けを行
う重み付け回路２１1 〜２１4 に同時に入力される。加
算器２２1 は、重み付け回路２２1 から出力されるセン
タータップＣ0 のタップ経路の信号（主信号）と"０"と
を合成してレジスタ２３1 に送出する。レジスタ２３1
は、クロックに同期したタイミングで加算器２２1 の出
力（Ｃ0 のタップ出力）を次の加算器２２2 に送出す
る。加算器２２2 は、Ｃ0 のタップ経路の信号と、重み
付け回路２２2 から出力されるＣ-1のタップ経路の信号
とを合成してレジスタ２３2 に送出する。以下同様に、
加算器２２3 は、Ｃ0 とＣ-1の各タップ経路の信号の合
成出力と、重み付け回路２２3 から出力されるＣ-2のタ
ップ経路の信号とを合成してレジスタ２３3 に送出し、
加算器２２4 は、Ｃ0 ，Ｃ-1，Ｃ-2の各タップ経路の信
号の合成出力と、重み付け回路２２4 から出力されるＣ
-3のタップ経路の信号とを合成してレジスタ２３4 に送
出する。
【００２０】ここで、加算器２２4 には、時間軸上でみ
ればＣ-2のタップ経路の信号がレジスタ２３3 を通過す
ることによって１Ｔ（Ｔはボーレート間隔）遅れて入力
され、Ｃ-1のタップ経路の信号がレジスタ２３2 ，２３
3 を通過することによって２Ｔ遅れて入力され、Ｃ0 の
タップ経路の信号がレジスタ２３1 〜２３3 を通過する
ことによって３Ｔ遅れて入力される。
ればＣ-2のタップ経路の信号がレジスタ２３3 を通過す
ることによって１Ｔ（Ｔはボーレート間隔）遅れて入力
され、Ｃ-1のタップ経路の信号がレジスタ２３2 ，２３
3 を通過することによって２Ｔ遅れて入力され、Ｃ0 の
タップ経路の信号がレジスタ２３1 〜２３3 を通過する
ことによって３Ｔ遅れて入力される。
【００２１】このような構成により、受信信号は各タッ
プごとの重み付け係数（タップ係数Ｃ0 〜Ｃ-3）を制御
することにより、主信号より遅れて受信される３つの信
号からの符号間干渉を除去することができ、レジスタ２
３4 からクロックに同期したタイミングで前方等化フィ
ルタ６１の出力として取り出すことができる。
プごとの重み付け係数（タップ係数Ｃ0 〜Ｃ-3）を制御
することにより、主信号より遅れて受信される３つの信
号からの符号間干渉を除去することができ、レジスタ２
３4 からクロックに同期したタイミングで前方等化フィ
ルタ６１の出力として取り出すことができる。
【００２２】図１において、判定帰還形等化器に入力さ
れるＩチャネル信号は、同相歪みを等化する同相フィル
タ（ＩＩ−ＦＦ）６３1 と、Ｉチャネル信号からＱチャ
ネル信号への直交歪みを除去する直交フィルタ（ＱＩ−
ＦＦ）６４1 に入力される。Ｑチャネル信号は、同相歪
みを等化する同相フィルタ（ＱＱ−ＦＦ）６３2 と、Ｑ
チャネル信号からＩチャネル信号への直交歪みを除去す
る直交フィルタ（ＩＱ−ＦＦ）６４2 に入力される。
れるＩチャネル信号は、同相歪みを等化する同相フィル
タ（ＩＩ−ＦＦ）６３1 と、Ｉチャネル信号からＱチャ
ネル信号への直交歪みを除去する直交フィルタ（ＱＩ−
ＦＦ）６４1 に入力される。Ｑチャネル信号は、同相歪
みを等化する同相フィルタ（ＱＱ−ＦＦ）６３2 と、Ｑ
チャネル信号からＩチャネル信号への直交歪みを除去す
る直交フィルタ（ＩＱ−ＦＦ）６４2 に入力される。
【００２３】加算器６５1 は、Ｉチャネル信号の同相歪
みと直交歪みを等化した信号を合成し、主信号より遅れ
て受信される信号からの符号間干渉を除去してレジスタ
１１ 1 に送出する。加算器６５2 は、Ｑチャネル信号の
同相歪みと直交歪みを等化した信号を合成し、主信号よ
り遅れて受信される信号からの符号間干渉を除去してレ
ジスタ１１2 に送出する。レジスタ１１1 ，１１2 は、
等化された各チャネル信号をクロックに同期したタイミ
ングで、後方等化（ＦＢ）フィルタ１０の出力との合成
を行う２段構成のうちの前段の第一の加算器１２1 ，１
２2 に送出する。
みと直交歪みを等化した信号を合成し、主信号より遅れ
て受信される信号からの符号間干渉を除去してレジスタ
１１ 1 に送出する。加算器６５2 は、Ｑチャネル信号の
同相歪みと直交歪みを等化した信号を合成し、主信号よ
り遅れて受信される信号からの符号間干渉を除去してレ
ジスタ１１2 に送出する。レジスタ１１1 ，１１2 は、
等化された各チャネル信号をクロックに同期したタイミ
ングで、後方等化（ＦＢ）フィルタ１０の出力との合成
を行う２段構成のうちの前段の第一の加算器１２1 ，１
２2 に送出する。
【００２４】一方、等化されたＩチャネル信号およびＱ
チャネル信号は、それぞれ識別器６９1 ，６９2 を介し
て後方等化フィルタ１０に入力される。識別器６９1 か
ら出力されるＩチャネル信号の判定信号は、同相歪みを
等化する同相フィルタ（ＩＩ−ＦＢ）１４1 と、Ｉチャ
ネル信号からＱチャネル信号への直交歪みを除去する直
交フィルタ（ＱＩ−ＦＢ）１５1 に入力される。識別器
６９2 から出力されるＱチャネル信号の判定信号は、同
相歪みを等化する同相フィルタ（ＱＱ−ＦＢ）１４
2 と、Ｑチャネル信号からＩチャネル信号への直交歪み
を除去する直交フィルタ（ＩＱ−ＦＢ）１５2 に入力さ
れる。
チャネル信号は、それぞれ識別器６９1 ，６９2 を介し
て後方等化フィルタ１０に入力される。識別器６９1 か
ら出力されるＩチャネル信号の判定信号は、同相歪みを
等化する同相フィルタ（ＩＩ−ＦＢ）１４1 と、Ｉチャ
ネル信号からＱチャネル信号への直交歪みを除去する直
交フィルタ（ＱＩ−ＦＢ）１５1 に入力される。識別器
６９2 から出力されるＱチャネル信号の判定信号は、同
相歪みを等化する同相フィルタ（ＱＱ−ＦＢ）１４
2 と、Ｑチャネル信号からＩチャネル信号への直交歪み
を除去する直交フィルタ（ＩＱ−ＦＢ）１５2 に入力さ
れる。
【００２５】なお、後方等化フィルタ１０は、図５に示
す従来のものとは異なり、その４系列のトランスバーサ
ルフィルタ（同相フィルタ，直交フィルタ）の一つの構
成例を図３に示す。
す従来のものとは異なり、その４系列のトランスバーサ
ルフィルタ（同相フィルタ，直交フィルタ）の一つの構
成例を図３に示す。
【００２６】図３において、判定信号は、複数のタップ
Ｃ1 〜Ｃ3 に分配され、各タップごとにそれぞれ所定の
重み付けを行う重み付け回路３１1 〜３１3 に同時に入
力される。
Ｃ1 〜Ｃ3 に分配され、各タップごとにそれぞれ所定の
重み付けを行う重み付け回路３１1 〜３１3 に同時に入
力される。
【００２７】第１タップＣ1 のタップ経路の信号は、そ
の経路以外の信号とはこのフィルタ内では加算されず、
重み付け回路３１3 から直接に後方等化フィルタ１０の
出力Ａとして取り出される。加算器３２1 は、重み付け
回路３１3 から出力されるＣ 3 のタップ経路の信号と
“０”とを合成してレジスタ３３1 に送出する。レジス
タ３３1 は、クロックに同期したタイミングで加算器３
２1 の出力（Ｃ3 のタップ出力）を次の加算器３２2 に
送出する。加算器３２2 は、Ｃ3 のタップ経路の信号
と、重み付け回路３１2 から出力されるＣ2 のタップ経
路の信号とを合成してレジスタ３３2 に送出する。
の経路以外の信号とはこのフィルタ内では加算されず、
重み付け回路３１3 から直接に後方等化フィルタ１０の
出力Ａとして取り出される。加算器３２1 は、重み付け
回路３１3 から出力されるＣ 3 のタップ経路の信号と
“０”とを合成してレジスタ３３1 に送出する。レジス
タ３３1 は、クロックに同期したタイミングで加算器３
２1 の出力（Ｃ3 のタップ出力）を次の加算器３２2 に
送出する。加算器３２2 は、Ｃ3 のタップ経路の信号
と、重み付け回路３１2 から出力されるＣ2 のタップ経
路の信号とを合成してレジスタ３３2 に送出する。
【００２８】ここで、レジスタ３３2 の出力には、時間
軸上でみればＣ2 のタップ経路の信号がレジスタ３３2
を通過することによって１Ｔ遅れて取り出され、Ｃ3 の
タップ経路の信号がレジスタ３３1 ，３３2 を通過する
ことによって２Ｔ遅れて取り出され、後方等化フィルタ
１０から出力Ｂとして送出される。なお、出力Ａは、Ｃ
1 のタップ経路の信号が０Ｔの遅延で出力される。
軸上でみればＣ2 のタップ経路の信号がレジスタ３３2
を通過することによって１Ｔ遅れて取り出され、Ｃ3 の
タップ経路の信号がレジスタ３３1 ，３３2 を通過する
ことによって２Ｔ遅れて取り出され、後方等化フィルタ
１０から出力Ｂとして送出される。なお、出力Ａは、Ｃ
1 のタップ経路の信号が０Ｔの遅延で出力される。
【００２９】図１において、第一の加算器１２1 では、
前方等化フィルタ６１で等化されたＩチャネル信号と、
後方等化フィルタ１０のＩＩ−ＦＢ１４1 およびＩＱ−
ＦＢ１５2 の各Ｃ2 とＣ3 のタップ経路を通過した信号
の合成出力（出力Ｂ）とが合成される。第二の加算器１
３1 では、第一の加算器１２1 の出力と、後方等化フィ
ルタ１０のＩＩ−ＦＢ１４1 およびＩＱ−ＦＢ１５2 の
各Ｃ1 のタップ経路の信号（出力Ａ）とを合成してレジ
スタ１６1 に送出する。
前方等化フィルタ６１で等化されたＩチャネル信号と、
後方等化フィルタ１０のＩＩ−ＦＢ１４1 およびＩＱ−
ＦＢ１５2 の各Ｃ2 とＣ3 のタップ経路を通過した信号
の合成出力（出力Ｂ）とが合成される。第二の加算器１
３1 では、第一の加算器１２1 の出力と、後方等化フィ
ルタ１０のＩＩ−ＦＢ１４1 およびＩＱ−ＦＢ１５2 の
各Ｃ1 のタップ経路の信号（出力Ａ）とを合成してレジ
スタ１６1 に送出する。
【００３０】同様に、第一の加算器１２2 では、前方等
化フィルタ６１で等化されたＱチャネル信号と、後方等
化フィルタ１０のＱＱ−ＦＢ１４2 およびＱＩ−ＦＢ１
５1のＣ2 とＣ3 のタップ経路を通過した信号の合成出
力（出力Ｂ）とが合成される。第二の加算器１３2 で
は、第一の加算器１２2 の出力と、後方等化フィルタ１
０のＱＱ−ＦＢ１４2 およびＱＩ−ＦＢ１５1 の各Ｃ1
のタップ経路の信号（出力Ａ）とを合成してレジスタ１
６2 に送出する。
化フィルタ６１で等化されたＱチャネル信号と、後方等
化フィルタ１０のＱＱ−ＦＢ１４2 およびＱＩ−ＦＢ１
５1のＣ2 とＣ3 のタップ経路を通過した信号の合成出
力（出力Ｂ）とが合成される。第二の加算器１３2 で
は、第一の加算器１２2 の出力と、後方等化フィルタ１
０のＱＱ−ＦＢ１４2 およびＱＩ−ＦＢ１５1 の各Ｃ1
のタップ経路の信号（出力Ａ）とを合成してレジスタ１
６2 に送出する。
【００３１】各第二の加算器１３1 ，１３2 の出力は、
クロックに同期したタイミングでレジスタ１６1 ，１６
2 から、判定帰還形等化器で等化されたＩチャネル信号
およびＱチャネル信号として取り出され、また識別器６
９1 ，６９2 を介して後方等化フィルタ１０にフィード
バックされる。
クロックに同期したタイミングでレジスタ１６1 ，１６
2 から、判定帰還形等化器で等化されたＩチャネル信号
およびＱチャネル信号として取り出され、また識別器６
９1 ，６９2 を介して後方等化フィルタ１０にフィード
バックされる。
【００３２】ここで、各タップの連続性について、Ｉチ
ャネル信号を例にして説明する。判定帰還形等化器に入
力されたＩチャネル信号が第一の加算器１２1 に入力さ
れるまでに、Ｃ0 のタップ経路では、レジスタ２３1 ，
２３2 ，２３3 ，２３4，１１1 を通過するので５Ｔの
時間を要する。Ｃ-1のタップ経路では、レジスタ２
３2 ，２３3 ，２３4 ，１１1 を通過するので４Ｔの時
間を要する。Ｃ-2のタップ経路では、レジスタ２３3 ，
２３4 ，１１1 を通過するので３Ｔの時間を要する。Ｃ
-3のタップ経路では、レジスタ２３4 ，１１1 を通過す
るので２Ｔの時間を要する。
ャネル信号を例にして説明する。判定帰還形等化器に入
力されたＩチャネル信号が第一の加算器１２1 に入力さ
れるまでに、Ｃ0 のタップ経路では、レジスタ２３1 ，
２３2 ，２３3 ，２３4，１１1 を通過するので５Ｔの
時間を要する。Ｃ-1のタップ経路では、レジスタ２
３2 ，２３3 ，２３4 ，１１1 を通過するので４Ｔの時
間を要する。Ｃ-2のタップ経路では、レジスタ２３3 ，
２３4 ，１１1 を通過するので３Ｔの時間を要する。Ｃ
-3のタップ経路では、レジスタ２３4 ，１１1 を通過す
るので２Ｔの時間を要する。
【００３３】一方、Ｃ1 のタップ経路の信号は、Ｃ0 の
タップ経路の信号（主信号）が要した５Ｔの時間に、レ
ジスタ１６1 の遅延が加わって６Ｔ遅れて第二の加算器
１３ 1 に入力される。また、Ｃ2 のタップ経路の信号
は、主信号が要した５Ｔの時間に、レジスタ１６1 ，３
３2 の遅延が加わって７Ｔ遅れとなり、Ｃ3 のタップ経
路の信号は、主信号が要した５Ｔの時間に、レジスタ１
６1 ，３３1 ，３３2 の遅延が加わって８Ｔ遅れとなっ
て第二の加算器１３1 に入力される。
タップ経路の信号（主信号）が要した５Ｔの時間に、レ
ジスタ１６1 の遅延が加わって６Ｔ遅れて第二の加算器
１３ 1 に入力される。また、Ｃ2 のタップ経路の信号
は、主信号が要した５Ｔの時間に、レジスタ１６1 ，３
３2 の遅延が加わって７Ｔ遅れとなり、Ｃ3 のタップ経
路の信号は、主信号が要した５Ｔの時間に、レジスタ１
６1 ，３３1 ，３３2 の遅延が加わって８Ｔ遅れとなっ
て第二の加算器１３1 に入力される。
【００３４】このような構成により、Ｃ0 のタップ経路
の信号と、Ｃ1 のタップ経路の信号とを１Ｔ差とするこ
とができ、前方等化フィルタ６１と後方等化フィルタ１
０のタップ間隔を連続にすることができる。
の信号と、Ｃ1 のタップ経路の信号とを１Ｔ差とするこ
とができ、前方等化フィルタ６１と後方等化フィルタ１
０のタップ間隔を連続にすることができる。
【００３５】なお、前方等化フィルタ６１および後方等
化フィルタ１０を４系列のトランスバーサルフィルタで
構成し、かつ３入力の加算器１２，１３を用いることに
より、すべてディジタル回路でＩチャネル信号とＱチャ
ネル信号の同相歪みおよび直交歪みを同時に除去するこ
とができる。
化フィルタ１０を４系列のトランスバーサルフィルタで
構成し、かつ３入力の加算器１２，１３を用いることに
より、すべてディジタル回路でＩチャネル信号とＱチャ
ネル信号の同相歪みおよび直交歪みを同時に除去するこ
とができる。
【００３６】
【発明の効果】以上説明したように、本発明の判定帰還
形等化器は、後方等化フィルタの第１タップ経路のフィ
ードバックループにおける加算器を第二の加算器として
第一の加算器の後段に配置し、その出力をレジスタを介
して取り出し、かつ後方等化フィルタに帰還させること
により、前方等化フィルタと後方等化フィルタとのタッ
プ間隔の連続性を保つことができる。
形等化器は、後方等化フィルタの第１タップ経路のフィ
ードバックループにおける加算器を第二の加算器として
第一の加算器の後段に配置し、その出力をレジスタを介
して取り出し、かつ後方等化フィルタに帰還させること
により、前方等化フィルタと後方等化フィルタとのタッ
プ間隔の連続性を保つことができる。
【００３７】すなわち、高速の受信信号に対して伝送速
度以上の高速クロックを用いる必要がなくなり、容易に
高速信号の等化処理ができる判定帰還形等化器を実現す
ることができる。
度以上の高速クロックを用いる必要がなくなり、容易に
高速信号の等化処理ができる判定帰還形等化器を実現す
ることができる。
【００３８】また、本発明の判定帰還形等化器はすべて
ディジタル回路で構成することができるので、回路規模
の削減を図ることができる。
ディジタル回路で構成することができるので、回路規模
の削減を図ることができる。
【図１】本発明の判定帰還形等化器の一実施例構成を示
すブロック図。
すブロック図。
【図２】前方等化フィルタ６１の４系列のトランスバー
サルフィルタ（ＩＩ，ＩＱ，ＱＩ，ＱＱ−ＦＦ）の一つ
の構成例を示すブロック図。
サルフィルタ（ＩＩ，ＩＱ，ＱＩ，ＱＱ−ＦＦ）の一つ
の構成例を示すブロック図。
【図３】後方等化フィルタ１０の４系列のトランスバー
サルフィルタ（ＩＩ，ＩＱ，ＱＩ，ＱＱ−ＦＢ）の一つ
の構成例を示すブロック図。
サルフィルタ（ＩＩ，ＩＱ，ＱＩ，ＱＱ−ＦＢ）の一つ
の構成例を示すブロック図。
【図４】トランスバーサルフィルタの構成例を示すブロ
ック図。
ック図。
【図５】直交振幅変調信号を等化する判定帰還形等化器
の構成例を示すブロック図。
の構成例を示すブロック図。
１０ 後方等化（ＦＢ）フィルタ １１ レジスタ １２ 第一の加算器 １３ 第二の加算器 １４ 同相フィルタ（ＩＩ−ＦＢ，ＱＱ−ＦＢ） １５ 直交フィルタ（ＱＩ−ＦＢ，ＩＱ−ＦＢ） １６ レジスタ ２１ 重み付け回路 ２２ 加算器 ２３ レジスタ ３１ 重み付け回路 ３２ 加算器 ３３ レジスタ ４１ 入力端子 ４２ 遅延素子（Ｔ） ４３ 重み付け回路 ４４ 加算器 ４５ 制御回路 ５０ 受信機 ５１ 分配器 ５２ 直交検波器 ５３ 局部発振器 ５４ 90度移相器 ５５ ミクサ ５６ アナログ・ディジタル変換器（ＡＤ） ６０ 判定帰還形等化器 ６１ 前方等化（ＦＦ）フィルタ ６２ 後方等化（ＦＢ）フィルタ ６３，６６ 同相フィルタ ６４，６７ 直交フィルタ ６５，６８ 加算器 ６９ 識別器
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭51−150950（ＪＰ，Ａ) 特開 昭51−108746（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H04B 3/00 - 3/18 H04B 7/005 H03H 15/00 - 21/00
Claims (1)
- 【請求項１】 受信信号を入力し、主信号より遅れて受
信された信号からの符号間干渉を除去する前方等化フィ
ルタと、 前記前方等化フィルタの出力信号の識別結果を出力する
識別器と、 前記前方等化フィルタの出力信号の識別結果を入力し、
主信号より先に受信された信号からの符号間干渉を除去
する後方等化フィルタとを備えた判定帰還形等化器にお
いて、 前記前方等化フィルタは、受信信号を複数のタップに分
配し、各タップごとにそれぞれ所定の重み付けを行う重
み付け回路と、各タップ出力を順次加算する加算器と、
各加算器の出力信号のタイミングを揃えて出力するレジ
スタとを備え、 前記後方等化フィルタは、前記識別器の出力信号を複数
のタップに分配し、各タップごとにそれぞれ所定の重み
付けを行う重み付け回路と、第１タップ出力を第１出力
として直接出力するとともに、第２タップ以降のタップ
出力を順次加算する加算器と、各加算器の出力信号のタ
イミングを揃えて第２出力として出力するレジスタとを
備え、 前記前方等化フィルタの出力と、前記後方等化フィルタ
の第２出力とを合成する第一の加算器と、 前記第一の加算器の出力と、前記後方等化フィルタの第
１出力とを合成し、レジスタを介して出力するとともに
前記識別器に与える第二の加算器とを備えたことを特徴
とする判定帰還形等化器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11487792A JP2830981B2 (ja) | 1992-05-07 | 1992-05-07 | 判定帰還形等化器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11487792A JP2830981B2 (ja) | 1992-05-07 | 1992-05-07 | 判定帰還形等化器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06204794A JPH06204794A (ja) | 1994-07-22 |
| JP2830981B2 true JP2830981B2 (ja) | 1998-12-02 |
Family
ID=14648922
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11487792A Expired - Fee Related JP2830981B2 (ja) | 1992-05-07 | 1992-05-07 | 判定帰還形等化器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2830981B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5846601B2 (ja) * | 2011-10-14 | 2016-01-20 | 学校法人早稲田大学 | 受信装置及び受信方法 |
-
1992
- 1992-05-07 JP JP11487792A patent/JP2830981B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06204794A (ja) | 1994-07-22 |
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