JP2825054B2 - ２線式時分割伝送方式の受信方法と受信回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は２線式時分割伝送方式の
受信回路に関し、特にイコライザの利得制御に関する。

【０００２】

【従来の技術】２線式時分割伝送方式の受信回路の一つ
に交換機の加入者回路がある。この加入者回路は加入者
と伝送路を介して所定の周期内で情報の送受信を繰り返
すものであり、伝送路は使用する線種（０．４ｍｍφ，
０．６５ｍｍφ，０．９ｍｍφ等）や長さにより伝送周
波数特性が異なる。そのため加入者回路には伝送周波数
特性を補償するためにイコライザが使用される。

【０００３】以下図面を参照して従来の加入者回路につ
いて説明する。図１３は従来の加入者回路のブロック図
であり、加入者（図示せず）からの受信信号Ｒｉｎを増
幅するイコライザ７１０と、加入者への送信信号の送信
終了後にイコライザ７１０が現時点における利得設定条
件により受信信号Ｒｉｎを増幅または減衰して出力する
受信信号（以下受信信号Ａ：必らずしも所望するレベル
範囲内にない状態）から所定の回数、同じ位置に所定の
しきい値より大きな最初のビット位置を検出するビット
検出回路７４０と、ビット検出回路７４０が検出した位
置情報に対応するビットのレベルを受信信号Ａから検出
するレベル検出回路７３０と、レベル検出回路７３０が
受信信号Ａから検出したビットのレベルに対応する制御
信号を生成し受信信号Ａが所定のレベル範囲内に収斂す
るよう（以下この収斂した受信信号を等化受信信号と称
す）制御するイコライザ制御回路７２０と、ビット検出
回路７４０が備える所定のしきい値とイコライザ１によ
り等化された等化受信信号とを比較してデジタル信号に
変換する識別回路７５０とを有している。

【０００４】２線式時分割伝送方式は図１４（Ａ）に示
すように情報の送信期間と受信期間は所定の間隔（送受
信間隔）を持っているが、送信時に送信信号の最初にス
タートビットを付加し、受信側でこのスタートビットを
検出することで続く信号が受信信号であることを識別す
る。送信信号の最終ビットを送信（送信終了）してから
スタートビットを受信するまでの間（送受信間隔）は信
号がな無いため、スタートビットは前のビットの影響を
受けず、このスタートビットのレベルに対応してイコラ
イザ７１０の利得を制御することにより適当な伝送周波
数特性に補償している。但し、スタートビット以外のビ
ットのレベルでイコライザ７１０の利得を制御した場
合、検出ビット位置の前のビットの影響を受け検出ビッ
トのレベルが不安定となるため、イコライザ７１０の利
得が変動しビットエラーが発生する危険性がある。

【０００５】

【発明が解決しようとする課題】この従来の２線式時分
割伝送方式では、スタートビットのレベルによりイコラ
イザの利得を制御するので、例えば図１４（Ｃ）に示す
ように送信信号の最終ビットのリンギングをスタートビ
ットと誤って一担検出してしまうと、検出したリンギン
グレベルがイコライザを制御する基準値となり、送信信
号の最終ビットの低レベルなリンギングをイコライザに
より所定のレベルに増幅し（真のスタートビットおよび
音声信号は過大増幅される）以後安定してこのリンギン
グが検出されるため、誤検出の状態から抜け出すことが
できなくなり、正常に通信が行えなくなる。

【０００６】本発明の目的は、等化受信信号のスタート
ビット以外のビット位置を検出した場合でも、イコライ
ザの利得を適正に設定し、ビットエラーの発生を抑止す
る２線式時分割伝送方式の受信方法と受信回路を提供す
ることにある。

【０００７】

【課題を解決するための手段】本発明の２線式時分割伝
送方式の受信方法は、一つの伝送路上を送信信号と受信
信号とを所定の周期で交互に伝送を繰り返す２線式時分
割伝送方式の受信回路において、前記伝送路の線路損失
を等化制御するイコライザを備え、前記受信信号を受信
するたびに前記イコライザで等化制御された等化受信信
号を第４のしきい値Ｅ４および第５のしきい値Ｅ５（Ｅ
４＞Ｅ５）により識別される最初のビット位置に対応す
るビットのレベルと前記等化受信信号内の最大レベルと
をそれぞれ検出し、前記ビット位置に対応する前記ビッ
トのレベルを第１のしきい値Ｅ１および第２のしきい値
Ｅ２と比較すると共に前記最大レベルを第３のしきい値
Ｅ３（Ｅ３＞Ｅ２＞Ｅ１）とそれぞれ比較し、前記最大
レベルが前記第３のしきい値Ｅ３より大きいとき前記ビ
ット位置に対応する前記ビットのレベルの比較結果にか
かわらず前記イコライザの利得を下げ、前記最大レベル
が前記第３のしきい値Ｅ３より小さくかつ前記ビット位
置に対応する前記ビットのレベルが前記第１のしきい値
Ｅ１より小さいとき前記イコライザの利得を上げ、前記
最大レベルが前記第３のしきい値Ｅ３より小さくかつ前
記ビット位置に対応する前記ビットのレベルが前記第２
のしきい値Ｅ２より大きいか等しいとき前記イコライザ
の利得を下げ、前記等化受信信号の最初の前記ビット位
置に対応する前記ビットのレベルが前記第１のしきい値
Ｅ１と前記第２のしきい値Ｅ２との範囲に収斂するよう
に前記イコライザの利得を設定する。 （１）また、本発明の２線式時分割伝送方式の受信回路
は、前記等化受信信号から所定回数同じ位置に前記第４
のしきい値Ｅ４および前記第５のしきい値Ｅ５（Ｅ３＞
Ｅ４＞Ｅ５）より大きな最初のビットの位置を検出する
ビット検出回路と、このビット検出回路が検出した前記
最初のビット位置に対応するビットのレベルを検出する
レベル検出回路と、前記等化受信信号ごとに最大レベル
を検出するピークホールド回路と、このピークホールド
回路が検出した前記最大レベルが前記第３のしきい値Ｅ
３より大きいとき前記イコライザの利得を下げ、前記最
大レベルが前記第３のしきい値Ｅ３より小さくかつ前記
レベル検出回路が検出した前記最初のビット位置に対応
する前記ビットのレベルが前記第１のしきい値Ｅ１より
小さいとき前記イコライザの利得を上げ、前記最大レベ
ルが前記第３のしきい値Ｅ３より小さくかつ前記レベル
検出回路が検出した前記最初のビット位置に対応する前
記ビットのレベルが前記第２のしきい値Ｅ２より大きい
か等しいとき前記イコライザの利得を下げ、前記等化受
信信号のスタートビットのレベルが前記第１，第２のし
きい値Ｅ１とＥ２の範囲に収斂するよう前記イコライザ
の利得を設定するイコライザ制御回路と、前記等化受信
信号を前記第４のしきい値Ｅ４および前記第５のしきい
値Ｅ５と比較し前記等化受信信号が前記第４のしきい値
Ｅ４より大きいか前記第５のしきい値Ｅ５より小さいと
き論理レベル“１”と判定し、前記等化受信信号が前記
第４のしきい値Ｅ４より小さくかつ前記第５のしきい値
Ｅ５より大きいとき論理レベル“０”と判定して前記等
化受信信号をデジタル信号に変換する識別回路とを有す
る。 （２）前記ビット検出回路は、前記等化受信信号を前記
第４のしきい値Ｅ４と比較し前記等化受信信号が大きい
とき論理レベル“１”を、また小さいとき論理レベル
“０”を出力する第４の比較回路と、前記等化受信信号
を前記第５のしきい値Ｅ５と比較し前記等化受信信号が
小さいとき論理レベル“１”を、また大きいとき論理レ
ベル“０”を出力する第５の比較回路と、前記第４およ
び第５の比較回路の出力を論理和するＯＲ回路と、この
ＯＲ回路の出力を所定のクロックでサンプリングする第
１のサンプリング回路と、このサンプリング回路のサン
プリング出力であるパラレル信号をシリアル信号に変換
するシリアル／パラレル変換回路と、この変換されたシ
リアル信号の連続性を識別してスタートビットの候補と
なるビットの位置を検出するパターン検出回路と、この
パターン検出のたびに１加算するカウンタと、前記パタ
ーン検出により起動し前記等化受信信号の１周期を計測
し、前記パターン検出が一定周期で連続しないとき前記
カウンタの計数値をリセットするタイマと、前記カウン
タが所定回数前記パターン検出を計数したとき前記スタ
ートビットの候補がスタートビットであると判定し、制
御用の各種タイミング信号を生成するタイミング発生回
路とを有する。 （３）前記レベル検出回路は、前記ビット検出回路から
前記タイミング信号を受け前記等化受信信号の到着の直
前に一時導通する第２のスイッチ回路と、到着した前記
等化受信信号の先頭から所定期間導通する第１のスイッ
チ回路と、前記第１のスイッチを通過した前記等化受信
信号の電位を蓄積する第１の直流電位蓄積手段とを備
え、前記第２のスイッチの導通により前記第１の直流電
位蓄積手段の蓄積電位を一旦放電した後、前記第１のス
イッチの導通により前記等化受信信号の先頭から所定期
間の電位を前記第１の直流電位蓄積手段に蓄積する。 （４）前記ピークホールド回路は、前記ビット検出回路
から前記タイミング信号を受け前記第２のスイッチ回路
と同じタイミングで一時導通する第５のスイッチ回路
と、前記第５のスイッチ回路の開放後から前記等化受信
信号の期間の終了までの間導通する第３のスイッチ回路
と、第４のスイッチ回路を介して前記第３のスイッチ回
路を通過した前記等化受信信号の電位を蓄積する第２の
直流電位蓄積手段と、この第２の直流電位蓄積手段の蓄
積電位と前記第３のスイッチ回路を通過した前記等化受
信信号の電位とを第８の比較回路で比較し、前記等化受
信信号が大きいとき導通する前記第４のスイッチ回路と
を備え、前記第４のスイッチ回路が導通するたびに前記
第２の直流電位蓄積手段の蓄積電位を更新して前記等化
受信信号の前記最大レベルとして保持する請求項２記載
のピークホールド回路。 （５）前記イコライザ制御回路は、前記レベル検出回路
で検出した前記ビット位置に対応する前記ビットのレベ
ルを前記第１のしきい値Ｅ１と比較し、前記ビット位置
に対応する前記ビットのレベルが小さいとき論理レベル
“１”を出力する第１の比較回路と、前記ビット位置に
対応する前記ビットのレベルを前記第２のしきい値Ｅ２
と比較し、前記ビット位置に対応する前記ビットのレベ
ルが大きいとき論理レベル“１”を出力する第２の比較
回路と、前記ピークホールド回路が検出した前記最大レ
ベルを前記第３のしきい値Ｅ３と比較し前記最大レベル
が大きいとき論理レベル“１”を出力する第３の比較回
路と、前記第１の比較回路の出力と前記第３の比較回路
の出力の否定と前記ビット検出回路で生成された前記等
化受信信号の各ビッド個々に対応するタイミングパルス
とを入力し、前記ピークホールド回路が検出した前記最
大レベルが前記第３のしきい値Ｅ３より小さくかつ前記
レベル検出回路が検出した前記ビット位置に対応する前
記ビットのレベルが前記第１のしきい値Ｅ１より小さい
とき前記イコライザの利得を上げる制御信号を出力する
第１のＡＮＤ回路と、前記等化受信信号の各ビット個々
に対応する前記タイミングパルスと共に前記第２および
第３の比較回路の出力を論理和回路を介して入力し、前
記最大レベルが前記第３のしきい値Ｅ３より大きいとき
前記ビット位置に対応する前記ビットのレベルの値にか
かわらず前記イコライザの利得を下げ、前記最大レベル
が前記第３のしきい値Ｅ３より小さくかつ前記ビット位
置に対応する前記ビットのレベルが前記第２のしきい値
Ｅ２より大きいか等しいとき前記イコライザの利得を下
げる第２のＡＮＤ回路とを有し、前記等化受信信号のス
タートビットのレベルが前記第１，第２のしきい値Ｅ１
とＥ２の範囲内に収斂するよう前記イコライザの利得を
設定する。 （６）前記識別回路は、前記ビット検出回路から前記タ
イミング信号を受け前記第３のスイッチ回路と同じタイ
ミングで導通する第６のスイッチ回路と、この第６のス
イッチ回路を通過した前記等化受信信号を前記第４のし
きい値Ｅ４と比較し前記等化受信信号が大きいとき論理
レベル“１”を出力する第６の比較回路と、前記等化受
信信号を前記第５のしきい値Ｅ５と比較し前記等化受信
信号が小さいとき論理レベル“１”を出力する第７の比
較回路と、前記第６の比較回路および前記第７の比較回
路の出力を論理和するＯＲ回路と、このＯＲ回路を介し
て入力する前記第６および前記第７の比較回路の出力を
前記等化受信信号の各ビット個々に対応する前記タイミ
ングパルスによりデジタル信号を生成するサンプリング
回路とを有する。

【０００８】

【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例を示すブロック図である。
図２は図１のイコライザ制御回路のブロック図である。
図３は図１のレベル検出回路のブロック図である。図４
は図１のビット検出回路のブロック図である。図５は図
１のピークホールド回路のブロック図である。図６は図
１の識別回路のブロック図である。図７は各種タイミン
グ信号と受信信号の関係を示す図である。図８は各種基
準電圧の関係を示す図である。図９はビット検出回路の
パターン検出の方法の一例を示す図である。図１０は図
４のビット検出回路におけるスタートビットの検出の一
例を示すタイミングチャートである。図１１は図４のビ
ット検出回路におけるタイマ動作の一例を示す図であ
る。図１２はビット検出回路におけるタイミング信号の
生成の一例を示す図で（Ａ）はブロック図、（Ｂ）はタ
イミングチャートである。

【０００９】図１に示す２線式時分割伝送方式の受信回
路１は、イコライザ制御回路２０から制御信号ａまたは
ｂを受けて利得を増幅または減衰し受信信号Ｒｉｎを所
定のレベル範囲内に維持して等化受信信号ｃを出力する
イコライザ１０と、等化受信信号ｃを所定のしきい値
（第４の基準電圧Ｅ４および第５の基準電圧Ｅ５）と比
較し同じ位置で所定回数、しきい値（Ｅ４，Ｅ５）より
大きい最初のビットの位置を検出し、そのビットの位置
情報から図７に示すタイミング信号Ｔ１〜Ｔ５を出力す
るビット検出回路４０と、ビット検出回路４０からタイ
ミング信号Ｔ２，Ｔ３を受け取り、等化受信信号ｃの最
初から所定の期間アクティブになるタイミング信号Ｔ２
により、等化受信信号ｃの対応するビット位置のビット
のレベルを検出しビットレベル信号ｄを出力するレベル
検出回路３０と、等化受信信号の最大レベルの電位を保
持する手段を有し、ビット検出回路４０からタイミング
信号Ｔ３，Ｔ４を受け取り、等化受信信号の受信期間の
直前にアクティブになるタイミンイ信号Ｔ３により、保
持している１フレーム前の最大レベルの電位を一旦
“０”電位に放電した後、等化受信信号ｃのフレーム内
の最初の信号レベルの電位を保持し、引続きこのフレー
ム内の各信号レベルごとに現在保持されている電位と比
較し、現在保持されている最大レベルの電位より大きい
とき、その最大レベルを新たなピークホールド信号ｅと
して保持するピークホールド回路５０と、ピークホール
ド回路５０からピークホールド信号ｅを受け取り、所定
のしきい値（第３の基準電圧Ｅ３）と比較しピークホー
ルド信号ｅが大きい場合、ビットレベル信号ｄの値にか
かわらず、イコライザ１０の利得を下げるための制御信
号ｂを生成し、またピークホールド信号ｅがしきい値Ｅ
３より小さくかつビットレベル信号ｄが所定のしきい値
（第１の基準電圧Ｅ１）より小さい場合、ビットレベル
信号ｄによりイコライザ１０の利得を上げるための制御
信号ａを生成して等化受信信号ｃのスタートビットが所
定のレベルになるようイコライザ１０を制御し、ピーク
ホールド信号ｅがしきい値Ｅ３より小さくかつビットレ
ベル信号ｄが所定のしきい値（第２の基準電圧Ｅ２）よ
り大きいか等しい場合、ビットレベル信号ｄによりイコ
ライザ１０の利得を下るための制御信号ｂを生成して等
化受信信号ｃのスタートビットが所定のレベルになるよ
うイコライザ１０を制御するイコライザ制御回路２０
と、イコライザ１０により所定のレベルに制御された等
化受信信号ｃをしきい値Ｅ４，Ｅ５と比較しデジタル信
号に変換する識別回路６０とから構成する。

【００１０】次に上記各構成回路について詳細に説明す
る。ビット検出回路４０は図４に示すように、比較回路
（４）４０１は等化受信信号ｃを基準電圧発生回路
（４）４０３の基準電圧Ｅ４（第４の基準電圧）と比較
し、等化受信信号ｃが基準電圧Ｅ４より大きいとき論理
レベル“１”を出力する。同様に比較回路（５）４０２
は基準電圧発生回路（５）４０４の基準電圧Ｅ５（第５
の基準電圧）と比較し、等化受信信号ｃが基準電圧Ｅ５
より小さいとき論理“１”を出力する。なお第４の基準
電圧Ｅ４は第５の基準電圧Ｅ５より高いものとする（図
８参照）。比較回路（４）４０１と比較回路（５）４０
２の出力はＯＲ回路４０５を介してサンプリング回路
（１）４０６へ入力される。このときのＯＲ回路４０５
の出力を図９に示す。サンプリング回路（１）４０６は
等化受信信号ｃに比較して充分高い周波数（例えば１０
倍）のクロックパルスにより等化受信信号ｃをサンプリ
ングする。サンプリング回路（１）４０６の出力は、シ
リアル／パラレル変換回路４０７でパラレル信号に変換
されパターン検出回路４０８へ入力される。パターン検
出回路４０８は図９に示すようにパラレルに変換された
データの論理レベル“１”が所定の期間連続するパター
ンを検出したとき、スタートビットの候補と判定してカ
ウンタ４０９の計数値を１つ加算する。図１０に論理レ
ベル“１”が３回連続したときカウンタ４０９計数しス
タートビットを出力する一例を示す。スタートビットの
候補として判定された論理レベル”１”が連続するパタ
ーン検出信号は同時にＮＯＲ回路４１３を介して１周期
タイマ４１０にも入力され（等化受信信号の周期に同期
し）１周期タイマ４１０が起動する。１周期後（１周期
タイマオフ）の同じタイミングに再びパターン検出回路
４０８が論理レベルの“１”が連続するパターンを検出
したとき再度カウンタ４０９の計数値を１つ加算し、１
周期後（１周期タイマオフ）の同じタイミングに再びパ
ターン検出回路４０８が論理レベルの“１”が連続する
パターンを検出できなかったときおよび１周期前にパタ
ーン検出回路４０８が論理レベル“１”の連続するパタ
ーンを検出したときはカウンタ４０９をリセットする。
図１１に２周期目にスタートビット候補が検出できなか
ったときの一例を示す。ＡＮＤ回路４１１はカウンタ４
０９が所定の計数値（例えば３回）に達したとき出力す
る論理レベル“１”とパターン検出回路が検出したスタ
ートビット候補であるパターン検出信号との論理積を取
りタイミング発生回路４１２を起動する（図１０参
照）。タイミング発生回路４１２は図７に示すイコライ
ザ制御回路（２０），レベル検出回路（３０），ビット
検出回路（４０），ピークホールド回路（５０），識別
回路（６０）を制御するための各種タイミング信号Ｔ１
〜Ｔ５を発生する。図１２にある任意のタイミング信号
Ｔｘを生成する一例を示す。

【００１１】レベル検出回路３０は図３に示すように、
タイミング信号Ｔ２で制御されるスイッチ回路（１）３
１と、タイミング信号Ｔ３で制御されるスイッチ回路
（２）３２と、等化受信信号の直流レベルを一時保持す
るためのコンデンサｃ１とから構成する。タイミング信
号Ｔ３は図７に示すように受信期間に入る直前（送受信
間隔期間）にアクティブになりスイッチ回路（２）３２
を制御する。スイッチ回路（２）３２は閉回路となりコ
ンデンサｃ１がアース電位に接続されコンデンサＣ１に
保持されている電位を放電する。タイミング信号Ｔ２は
図７に示すように受信信号のスタートビットと思われる
タイミング（等化受信信号の先頭）でアクティブになり
スイッチ回路（１）３１を制御する。タイミング信号Ｔ
２がアクティブになると、スイッチ回路（１）３１は閉
回路となり等化受信信号ｃのスタートビットと思われる
ビット位置の電位を新たにコンデンサｃ１に保持する。
こうして等化受信信号ｃのスタートビットと思われるビ
ット位置のビットレベル信号ｄが検出される。

【００１２】ピークホールド回路５０は図５に示すよう
に、タイミング信号Ｔ３で制御されるスイッチ回路
（３）５０１と、タイミング信号Ｔ４で制御されるスイ
ッチ回路（５）５０４と、等化受信信号ｃの最大レベル
の電位を一時保持するコンデンサＣ２と、等化受信信号
ｃのフーレム内の各信号レベルをコンデンサＣ２の電位
と比較する比較回路（８）５０３と、比較回路（８）５
０３の出力で制御されるスイッチ回路（４）５０２とか
ら構成する。タイミング信号Ｔ３は図７に示すように等
化受信信号ｃの直前にアクティブになり、スイッチ回路
（５）５０４を制御する。そのためコンデンサＣ２はス
イッチ回路（５）５０４を介して短絡され、いままで蓄
積されていた一つ前の等化受信信号のフレーム内で一番
大きかった信号レベルの電位は放電され“０”電位にな
る。タイミング信号Ｔ４は図７に示すようにタイミング
信号Ｔ３に続き受信信号ｃの受信期間中アクティブにな
りスイッチ回路（３）５０１を制御して閉回路にする。
スイッチ回路（３）５０１を通過した等化受信信号ｃは
比較回路（８）５０３に入力され、最初はコンデンサＣ
２が“０”電位であるため、等化受信信号ｃのフレーム
内の最初の信号レベルの電位ががそのまま蓄積される。
以後比較回路（８）５０３はこの等化受信信号ｃのフレ
ーム内の各信号レベルとコンデンサＣ２に保持されてい
る電位とをその都度比較し、コンデンサＣ２に保持され
ている電位より等化受信信号ｃのフレーム内の信号レベ
ルの電位が大きいとき論理レベル“１”を出力しスイッ
チ回路５０２を制御して閉回路にする。スイッチ回路
（４）５０２が閉回路となるとコンデンサＣ２の電位よ
り大きかった等化受信信号ｃの信号レベルの電位が新た
なピークホールド信号ｅとしてコンデンサＣ２に保持さ
れる。スイッチ回路（３）５０１を通過した等化受信信
号ｃのフーレム内のある任意の信号レベルの電位がコン
デンサＣ２に保持されている電位より小さいときは論理
レベル“０”を出力し、スイッチ回路（５）５０２は作
動しない。したがってコンデンサＣ２に保持されている
同一フレーム内の一つ前の信号レベルの電位がピークホ
ールド信号ｅとしてコンデンサＣ２に保持さ、イコライ
ザ制御回路２０へ出力される。こうして同一受信期間内
で等化受信信号ｃの最大レベルをピークホールド信号ｅ
としてイコライザ制御回路２０へ送出することができ
る。

【００１３】イコライザ制御回路２０は図２に示すよう
に、比較回路（１）２１と、比較回路（２）２２と、比
較回路（３）２３と、基準電圧発生回路（１）２４と、
基準電圧発生回路（２）２５と、基準電圧発生回路
（３）２６と、ＯＲ回路２７と、ＡＮＤ回路２８，２９
とから構成する。タイミング信号Ｔ１は図７に示すよう
にタイミング信号Ｔ２〜Ｔ５より前にアクティブにな
り、イコライザ１０（図１参照）の利得を設定するタイ
ミングを定める。比較回路（１）２１は、ビット検出回
路４０が検出した等化受信信号ｃのスタートビットと思
われる位置に対応してレベル検出回路３０が検出したビ
ットレベル信号ｄを基準電圧発生回路（１）２４の基準
電圧Ｅ１（第１の基準電圧）と比較し、ビットレベル信
号ｄが大きいとき論理レベル“０”，小さいとき論理レ
ベル“１”を出力する。比較回路（２）２２はビット検
出回路３０が検出したビットレベル信号ｄを基準電圧発
生回路（２）２５の基準電圧Ｅ２（第２の基準電圧）と
比較し、ビットレベル信号ｄが大きいとき論理レベル
“１”，小さいとき論理レベル“０”を出力する。比較
回路（３）２３はピークホールド回路５０が検出したピ
ークホールド信号ｅを基準電圧発生回路（３）２６の基
準電圧Ｅ３（第３の基準電圧）と比較し、ピークホール
ド信号ｅが大きいとき論理レベル“１”，小さいとき論
理レベル“０”を出力する。なお、第１，２，３の基準
電圧Ｅ１，Ｅ２，Ｅ３は図８に示すようにＥ１＜Ｅ２＜
Ｅ３の関係にある。

【００１４】ここでイコライザ制御信号ａ，ｂの生成に
ついて図２に表１を併せて参照して説明する。ピークホ
ールド信号ｅが第３の基準電圧Ｅ３より大きく比較回路
（３）２３が論理レベル“１”を出力した場合、ＡＮＤ
回路２８の出力であるイコライザ制御信号ａは論理レベ
ル“０”に、またＯＲ回路２７の出力は論理レベル
“１”になる。このときタイミング信号Ｔ１がアクティ
ブになると、ビットレベル信号ｄの大きさに関係なくイ
コライザ制御信号ａは論理レベル“０”のままで、ＡＮ
Ｄ回路２９の出力であるイコライザ制御信号ｂは論理レ
ベル“１”となり、イコライザ１０の利得を１ステップ
下げるよう制御する。なおイコライザ制御信号ａおよび
ｂはイコライザ１０の利得を増減する制御信号であり、
それぞれ論理レベルが“１”のとき利得を制御し、論理
レベルが“０”のときは利得制御はしない。

【００１５】

【表１】

【００１６】すなわち、表１に示すようにピークホール
ド信号ｅが第３の基準電圧Ｅ３より大きい（ｅ＞Ｅ３）
ときはイコライザ制御信号ｂが論理レベル“１”とな
り、等化受信信号ｃのスタートビットのピーク値が所定
の範囲内（図８に示す第１の基準電圧Ｅ１と第２の基準
電圧Ｅ２との間）に収斂するまでイコライザ１０の利得
を１ステップずつ下げる。ピークホールド信号ｅが第３
の基準電圧Ｅ３より小さく（ｅ＜Ｅ３）かつビットレベ
ル信号ｄが第１の基準電圧Ｅ１より小さい（ｄ＜Ｅ１）
ときは、イコライザ制御信号ａが論理レベル“１”とな
り、第１の基準電圧Ｅ１と第２の基準電圧Ｅ２の範囲内
にスタートビットのピーク値が収斂するまでイコライザ
１０の利得を１ステップずつ上げる。またピークホール
ド信号ｅが第３の基準電圧Ｅ３より小さく（ｅ＜Ｅ３）
かつビットレベル信号ｄが第２の基準電圧Ｅ２より大き
いか等しい（ｄ≧Ｅ２）ときは、イコライザ制御信号ｂ
が論理レベル“１”となり、第１の基準電圧Ｅ１と第２
の基準電圧Ｅ２の範囲内にスタートビットのピーク値が
収斂するまでイコライザ１０の利得を１ステップずつ下
げる。なおビットレベル信号ｄが第１の基準電圧Ｅ１よ
り大きいか等しくかつ第２の基準電圧Ｅ２より小さい
（Ｅ１≦ｄ＜Ｅ３）ときは、イコライザ制御信号ａ，ｂ
とも論理レベルが“０”になり、イコライザ１０の利得
は制御されず現在の利得が維持される。

【００１７】識別回路６０は図６に示すように、タイミ
ング信号Ｔ４で制御されるスイッチ回路（６）６０１
と、スイッチ回路（６）６０１を通過した等化受信信号
ｃをビット検出回路４０が備える基準電圧発生回路
（４）４０３の基準電圧Ｅ４（第４の基準電圧）と比較
する比較回路（６）６０２と、スイッチ回路（６）６０
１を通過した等化受信信号ｃをビット検出回路４０が備
える基準電圧発生回路（５）４０４の基準電圧Ｅ５（第
５の基準電圧）と比較する比較回路（７）６０３と、比
較回路（６）６０２と比較回路（７）６０３の出力を論
理和するＯＲ回路６０６と、タイミング信号Ｔ５により
等化受信信号の＋５Ｖが論理レベル“１”，０Ｖが論理
レベル“０”に対応するデジタル信号にＡ／Ｄ変換する
サンプリング回路（２）６０７とから構成する。タイミ
ング信号Ｔ４は図７に示すように受信期間中アクティブ
になりスイッチ回路（６）６０１を制御する。スイッチ
回路（６）６０１を通過した等化受信信号ｃは比較回路
（６）６０２に入力され、比較回路（６）６０２はビッ
ト検出回路４０の基準電圧発生回路（４）４０３の基準
電圧Ｅ４（第４の基準電圧）と比較し、等化受信信号ｃ
が第４の基準電圧Ｅ４より大きいとき論理レベル“１”
を出力する。同様に比較回路（７）６０３はビット検出
回路４０の基準電圧発生回路（５）４０４の基準電圧Ｅ
５（第５の基準電圧）と等化受信信号ｃを比較し、等化
受信信号ｃが小さいとき論理レベル“１”を出力する。

【００１８】比較回路（６）６０２および比較回路
（７）６０３でそれぞれ検出された等化受信信号はＯＲ
回路６０６を介してサンプリング回路（２）６０７へ入
力される。サンプリング回路（２）６０７はタイミング
信号Ｔ５により等化受信信号ｃの＋５Ｖが論理レベル
“１”，０Ｖが論理レベル“０”に対応するデジタル信
号にＡ／Ｄ変換し受信信号出力Ｒｏｕｔへ送出する。

【００１９】以上記述したように本発明によれば、図１
４（Ｃ）に示すようにビット検出回路４０が正規のスタ
ートビットよりレベルの小さい、例えば送信信号の最終
ビットのリンギングをスタートビットと誤って検出した
場合、イコライザ制御回路２０はレベル検出回路３０を
介して検出されたリンギングのレベルを受けとり、この
リンギングレベルが所定のレベルになるようにイコライ
ザ１０を制御することにより図１４（Ｄ）に示すように
一担はリンギングより大きいスタートビットが過剰増幅
されるが、ピークホールド回路５０がこの過剰増幅され
たスタートビットのピーク値を検出しイコライザ制御回
路２０に通知し、イコライザ制御回路２０がイコライザ
１０を制御してスタートビットが所定のレベルになるま
でイコライザ１０の利得を下げるので、相対的にリンギ
ングのレベルは小さくなり、ビット検出回路４０のしき
い値（第４，第５の基準電圧Ｅ４，Ｅ５）以下となるた
め誤検出が無くなり、以後正規のスタートビットのレベ
ルによりイコライザ１０の利得が決定される。

【００２０】

【発明の効果】以上説明したように本発明は、等化受信
信号のピーク値を検出したピークホールド回路の出力が
所定のしきい値より大きい場合には、ビット検出回路が
検出したビット位置のビットレベルの値にかかわらずイ
コライザの利得を所定のレベルまで下げることを可能に
したので、送信信号の最終ビット等の小さなリンギング
をスタートビットと誤って検出した場合でもイコライザ
の利得を最適値に設定することができるという効果を有
する。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図。

【図２】図１に示したイコライザ制御回路２０のブロッ
ク図。

【図３】図１に示したレベル検出回路３０のブロック
図。

【図４】図１に示したビット検出回路４０のブロック
図。

【図５】図１に示したピークホールド回路５０のブロッ
ク図。

【図６】図１に示した識別回路６０のブロック図。

【図７】図２〜図６に示した各種タイミング信号と等化
受信信号の関係を示す図。

【図８】図２，図４，図６に示した各種基準電圧の関係
を示す図。

【図９】図４に示したパターン検出回路４０８のパター
ン検出信号を示す図である。

【図１０】図１０は図４のビット検出回路におけるスタ
ートビットの検出例を示すタイミングチャートである。

【図１１】図１１は図４のビット検出回路におけるタイ
マ動作の一例を示す図である。

【図１２】図１２はビット検出回路におけるタイミング
信号の生成例を示す図で（Ａ）はブロック図、（Ｂ）は
タイミングチャートである。

【図１３】従来の２線式時分割伝送方式の等化受信回路
のブロック図。

【図１４】図１３に示した受信回路における誤動作の例
を示す図で（Ａ）は伝送路上の送受信号の周期を示す
図，（Ｂ）は送信信号および受信信号の波形を示す図，
（Ｃ）は受信信号の誤検出の例を示す図，（Ｄ）は等化
受信信号の過等化の例を示す図である。

【符号の説明】

１，７００ ２線式時分割伝送路の受信回路 １０，７１０ イコライザ ２０，７２０ イコライザ制御回路 ３０，７３０ レベル検出回路 ４０，７４０ ビット検出回路 ５０ ピークホールド回路 ６０，７５０ 識別回路 ２１ 比較回路１ ２２ 比較回路２ ２３ 比較回路３ ４０１ 比較回路４ ４０２ 比較回路５ ５０３ 比較回路６ ６０２ 比較回路７ ６０３ 比較回路８ ２４ 基準電圧発生回路１ ２５ 基準電圧発生回路２ ２６ 基準電圧発生回路３ ４０３ 基準電圧発生回路４ ４０４ 基準電圧発生回路５ ６０４ 基準電圧発生回路６ ６０５ 基準電圧発生回路７ ２７，４０５，６０６ ＯＲ回路 ２８，２９，４１１ ＡＮＤ回路 ３１ スイッチ回路１ ３２ スイッチ回路２ ５０１ スイッチ回路３ ５０２ スイッチ回路４ ５０４， スイッチ回路５ ６０１ スイッチ回路６ ４０６ サンプリング回路１ ６０７ サンプリング回路２ ４０７ シリアル／パラレル変換回路 ４０８ パターン検出回路 ４０９ カウンタ ４１０ １周期タイマ ４１２ タイミング信号発生回路 ４１３ ＮＯＲ回路 ａ イコライザ制御信号（利得上昇） ｂ イコライザ制御信号（利得下降） ｃ イコライザ出力信号（等化受信信号） ｄ ビットレベル信号 ｅ ピークホールド信号 Ｒｉｎ 受信入力信号 Ｒｏｕｔ 受信出力信号

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04B 3/00 - 3/18 H04B 7/005 - 7/01 H04L 5/14 - 5/16 H03H 15/00 - 19/00 H03G 3/20

Claims (7)

(57)【特許請求の範囲】
1. 【請求項１】 一つの伝送路上を送信信号と受信信号と
   を所定の周期で交互に伝送を繰り返す２線式時分割伝送
   方式の受信回路において、前記伝送路の線路損失を等化
   制御するイコライザを備え、前記受信信号を受信するた
   びに前記イコライザで等化制御された等化受信信号を第
   ４のしきい値Ｅ４および第５のしきい値Ｅ５（Ｅ４＞Ｅ
   ５）により識別される最初のビット位置に対応するビッ
   トのレベルと前記等化受信信号内の最大レベルとをそれ
   ぞれ検出し、前記ビット位置に対応する前記ビットのレ
   ベルを第１のしきい値Ｅ１および第２のしきい値Ｅ２と
   比較すると共に前記最大レベルを第３のしきい値Ｅ３
   （Ｅ３＞Ｅ２＞Ｅ１）とそれぞれ比較し、前記最大レベ
   ルが前記第３のしきい値Ｅ３より大きいとき前記ビット
   位置に対応する前記ビットのレベルの比較結果にかかわ
   らず前記イコライザの利得を下げ、前記最大レベルが前
   記第３のしきい値Ｅ３より小さくかつ前記ビット位置に
   対応する前記ビットのレベルが前記第１のしきい値Ｅ１
   より小さいとき前記イコライザの利得を上げ、前記最大
   レベルが前記第３のしきい値Ｅ３より小さくかつ前記ビ
   ット位置に対応する前記ビットのレベルが前記第２のし
   きい値Ｅ２より大きいか等しいとき前記イコライザの利
   得を下げ、前記等化受信信号の最初の前記ビット位置に
   対応する前記ビットのレベルが前記第１のしきい値Ｅ１
   と前記第２のしきい値Ｅ２との範囲に収斂するように前
   記イコライザの利得を設定することを特徴とする２線式
   時分割伝送方式の受信方法。
2. 【請求項２】 前記等化受信信号から所定回数同じ位置
   に前記第４のしきい値Ｅ４および前記第５のしきい値Ｅ
   ５（Ｅ３＞Ｅ４＞Ｅ５）より大きな最初のビットの位置
   を検出するビット検出回路と、このビット検出回路が検
   出した前記最初のビット位置に対応するビットのレベル
   を検出するレベル検出回路と、前記等化受信信号ごとに
   最大レベルを検出するピークホールド回路と、このピー
   クホールド回路が検出した前記最大レベルが前記第３の
   しきい値Ｅ３より大きいとき前記イコライザの利得を下
   げ、前記最大レベルが前記第３のしきい値Ｅ３より小さ
   くかつ前記レベル検出回路が検出した前記最初のビット
   位置に対応する前記ビットのレベルが前記第１のしきい
   値Ｅ１より小さいとき前記イコライザの利得を上げ、前
   記最大レベルが前記第３のしきい値Ｅ３より小さくかつ
   前記レベル検出回路が検出した前記最初のビット位置に
   対応する前記ビットのレベルが前記第２のしきい値Ｅ２
   より大きいか等しいとき前記イコライザの利得を下げ、
   前記等化受信信号のスタートビットのレベルが前記第
   １，第２のしきい値Ｅ１とＥ２の範囲に収斂するよう前
   記イコライザの利得を設定するイコライザ制御回路と、
   前記等化受信信号を前記第４のしきい値Ｅ４および前記
   第５のしきい値Ｅ５と比較し前記等化受信信号が前記第
   ４のしきい値Ｅ４より大きいか前記第５のしきい値Ｅ５
   より小さいとき論理レベル“１”と判定し、前記等化受
   信信号が前記第４のしきい値Ｅ４より小さくかつ前記第
   ５のしきい値Ｅ５より大きいとき論理レベル“０”と判
   定して前記等化受信信号をデジタル信号に変換する識別
   回路とを有することを特徴とする２線式時分割伝送方式
   の受信回路。
3. 【請求項３】 前記等化受信信号を前記第４のしきい値
   Ｅ４と比較し前記等化受信信号が大きいとき論理レベル
   “１”を、また小さいとき論理レベル“０”を出力する
   第４の比較回路と、前記等化受信信号を前記第５のしき
   い値Ｅ５と比較し前記等化受信信号が小さいとき論理レ
   ベル“１”を、また大きいとき論理レベル“０”を出力
   する第５の比較回路と、前記第４および第５の比較回路
   の出力を論理和するＯＲ回路と、このＯＲ回路の出力を
   所定のクロックでサンプリングする第１のサンプリング
   回路と、このサンプリング回路のサンプリング出力であ
   るパラレル信号をシリアル信号に変換するシリアル／パ
   ラレル変換回路と、この変換されたシリアル信号の連続
   性を識別してスタートビットの候補となるビットの位置
   を検出するパターン検出回路と、このパターン検出のた
   びに１加算するカウンタと、前記パターン検出により起
   動し前記等化受信信号の１周期を計測し、前記パターン
   検出が一定周期で連続しないとき前記カウンタの計数値
   をリセットするタイマと、前記カウンタが所定回数前記
   パターン検出を計数したとき前記スタートビットの候補
   がスタートビットであると判定し、制御用の各種タイミ
   ング信号を生成するタイミング発生回路とを有する請求
   項２記載のビット検出回路。
4. 【請求項４】 前記ビット検出回路から前記タイミング
   信号を受け前記等化受信信号の到着の直前に一時導通す
   る第２のスイッチ回路と、到着した前記等化受信信号の
   先頭から所定期間導通する第１のスイッチ回路と、前記
   第１のスイッチを通過した前記等化受信信号の電位を蓄
   積する第１の直流電位蓄積手段とを備え、前記第２のス
   イッチの導通により前記第１の直流電位蓄積手段の蓄積
   電位を一旦放電した後、前記第１のスイッチの導通によ
   り前記等化受信信号の先頭から所定期間の電位を前記第
   １の直流電位蓄積手段に蓄積する請求項２記載のレベル
   検出回路。
5. 【請求項５】 前記ビット検出回路から前記タイミング
   信号を受け前記第２のスイッチ回路と同じタイミングで
   一時導通する第５のスイッチ回路と、前記第５のスイッ
   チ回路の開放後から前記等化受信信号の期間の終了まで
   の間導通する第３のスイッチ回路と、第４のスイッチ回
   路を介して前記第３のスイッチ回路を通過した前記等化
   受信信号の電位を蓄積する第２の直流電位蓄積手段と、
   この第２の直流電位蓄積手段の蓄積電位と前記第３のス
   イッチ回路を通過した前記等化受信信号の電位とを第８
   の比較回路で比較し、前記等化受信信号が大きいとき導
   通する前記第４のスイッチ回路とを備え、前記第４のス
   イッチ回路が導通するたびに前記第２の直流電位蓄積手
   段の蓄積電位を更新して前記等化受信信号の前記最大レ
   ベルとして保持する請求項２記載のピークホールド回
   路。
6. 【請求項６】 前記レベル検出回路で検出した前記ビッ
   ト位置に対応する前記ビットのレベルを前記第１のしき
   い値Ｅ１と比較し、前記ビット位置に対応する前記ビッ
   トのレベルが小さいとき論理レベル“１”を出力する第
   １の比較回路と、前記ビット位置に対応する前記ビット
   のレベルを前記第２のしきい値Ｅ２と比較し、前記ビッ
   ト位置に対応する前記ビットのレベルが大きいとき論理
   レベル“１”を出力する第２の比較回路と、前記ピーク
   ホールド回路が検出した前記最大レベルを前記第３のし
   きい値Ｅ３と比較し前記最大レベルが大きいとき論理レ
   ベル“１”を出力する第３の比較回路と、前記第１の比
   較回路の出力と前記第３の比較回路の出力の否定と前記
   ビット検出回路で生成された前記等化受信信号の各ビッ
   ド個々に対応するタイミングパルスとを入力し、前記ピ
   ークホールド回路が検出した前記最大レベルが前記第３
   のしきい値Ｅ３より小さくかつ前記レベル検出回路が検
   出した前記ビット位置に対応する前記ビットのレベルが
   前記第１のしきい値Ｅ１より小さいとき前記イコライザ
   の利得を上げる制御信号を出力する第１のＡＮＤ回路
   と、前記等化受信信号の各ビット個々に対応する前記タ
   イミングパルスと共に前記第２および第３の比較回路の
   出力を論理和回路を介して入力し、前記最大レベルが前
   記第３のしきい値Ｅ３より大きいとき前記ビット位置に
   対応する前記ビットのレベルの値にかかわらず前記イコ
   ライザの利得を下げ、前記最大レベルが前記第３のしき
   い値Ｅ３より小さくかつ前記ビット位置に対応する前記
   ビットのレベルが前記第２のしきい値Ｅ２より大きいか
   等しいとき前記イコライザの利得を下げる第２のＡＮＤ
   回路とを有し、前記等化受信信号のスタートビットのレ
   ベルが前記第１，第２のしきい値Ｅ１とＥ２の範囲内に
   収斂するよう前記イコライザの利得を設定する請求項２
   記載のイコライザ制御回路。
7. 【請求項７】 前記ビット検出回路から前記タイミング
   信号を受け前記第３のスイッチ回路と同じタイミングで
   導通する第６のスイッチ回路と、この第６のスイッチ回
   路を通過した前記等化受信信号を前記第４のしきい値Ｅ
   ４と比較し前記等化受信信号が大きいとき論理レベル
   “１”を出力する第６の比較回路と、前記等化受信信号
   を前記第５のしきい値Ｅ５と比較し前記等化受信信号が
   小さいとき論理レベル“１”を出力する第７の比較回路
   と、前記第６の比較回路および前記第７の比較回路の出
   力を論理和するＯＲ回路と、このＯＲ回路を介して入力
   する前記第６および前記第７の比較回路の出力を前記等
   化受信信号の各ビット個々に対応する前記タイミングパ
   ルスによりデジタル信号を生成するサンプリング回路と
   を有する請求項２記載の識別回路。