JP2822264B2 - Automatic gain control circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、例えばデジタル映像信号を再生するVTR
（ビデオテープレコーダ）に適用して好適な自動利得制
御回路（AGC回路）に関する。The present invention relates to, for example, a VTR for reproducing a digital video signal.
The present invention relates to an automatic gain control circuit (AGC circuit) suitable for application to a (video tape recorder).
本発明は、VTR等の再生装置に好適な自動利得制御回
路において、イコライザを構成するトランスバーサルフ
ィルタの乗算係数を、自動利得制御用の検出レベルに応
じて算出した利得制御用係数と乗算して変化させて、自
動利得制御ループを構成するようにし、デジタル回路化
に適した良好な回路構成とすることができるようにした
ものである。The present invention provides an automatic gain control circuit suitable for a playback device such as a VTR, in which a multiplication coefficient of a transversal filter constituting an equalizer is multiplied by a gain control coefficient calculated according to a detection level for automatic gain control. By changing this, an automatic gain control loop is formed, and a favorable circuit configuration suitable for digital circuitization can be obtained.
従来、映像信号をデジタル信号化して記録する所謂デ
ジタルVTRが各種開発されている。このようなデジタルV
TRによると、例えばダビング時の画質劣化を最小限に抑
えることができる。Conventionally, various types of so-called digital VTRs for converting a video signal into a digital signal and recording the digital signal have been developed. Such a digital V
According to the TR, for example, image quality degradation during dubbing can be minimized.
ところで第２図に示すように、磁気テープに信号を記
録再生する場合、磁気ヘッド等の電磁変換系が微分特性
を有していることから周波数の低い方でCN比が劣化する
のに対し、周波数が高くなると磁気テープの磁化特性か
ら同様にCN比が劣化する。By the way, as shown in FIG. 2, when recording / reproducing a signal on / from a magnetic tape, the CN ratio deteriorates at a lower frequency because an electromagnetic conversion system such as a magnetic head has a differential characteristic. When the frequency increases, the CN ratio similarly deteriorates due to the magnetization characteristics of the magnetic tape.
従って磁気記録再生系においては、デジタル化した映
像信号（以下デジタル映像信号と呼ぶ）に対して、結局
良好なCN比を得るための周波数帯域が狭い特性がある。Therefore, the magnetic recording / reproducing system has a characteristic that a frequency band for obtaining a good CN ratio is narrower than a digitized video signal (hereinafter referred to as a digital video signal).
このためデジタル映像信号を記録する場合において
は、CN比が最大になる近辺に信号のスペクトラムが集中
するような記録方式を選定し、これにより再生信号のCN
比の劣化を有効に回避し、デジタル映像信号を効率良く
記録再生する必要がある。For this reason, when recording a digital video signal, a recording method is selected such that the signal spectrum is concentrated near the point where the CN ratio is maximized.
It is necessary to effectively avoid deterioration of the ratio and efficiently record and reproduce digital video signals.
この場合、高能率符号化方式の１つであるクラスIVの
パーシャルレスポンス方式を利用して、デジタル映像信
号を記録再生する方法が考えられる。In this case, a method of recording and reproducing a digital video signal using a class IV partial response system, which is one of the high-efficiency coding systems, is considered.
すなわち磁気記録再生においては、周波数の低い方及
び高い方でCN比が劣化することから、その周波数特性
は、第２図に示すように遅延オペレータＤを用いて表さ
れるクラスIVのパーシャルレスポンス（１−D2）の周波
数特性Ｈ（ω）に近似して表現することができる。That is, in magnetic recording / reproducing, the CN ratio is degraded at the lower and higher frequencies. Therefore, the frequency characteristic is represented by the class IV partial response (using the delay operator D) as shown in FIG. 1-D 2 ) and can be expressed in an approximate manner to the frequency characteristic H (ω).
ちなみにレスポンスが最小になる周波数ω０（すなわ
ちナイキスト周波数でなる）は、遅延オペレータＤで表
される遅延時間Ｔに対して、次式 の関係がある。Incidentally, the frequency ω 0 at which the response is minimized (that is, the frequency Nyquist frequency) is expressed by the following equation with respect to the delay time T represented by the delay operator D. There is a relationship.
従って、遅延オペレータＤで表される遅延量を選定
し、CN比が最大になる近辺に信号のスペクトラムが集中
するようにすれば、磁気記録再生系の周波数特性を有効
に利用して、デジタル映像信号を効率良く記録再生し得
ると考えられる。Therefore, if the amount of delay represented by the delay operator D is selected and the signal spectrum is concentrated near the maximum CN ratio, the digital image can be effectively used by effectively utilizing the frequency characteristics of the magnetic recording / reproducing system. It is considered that signals can be recorded and reproduced efficiently.
すなわち記録時においては、デジタル映像信号につい
て、順次、次式 で表される演算処理を実行すれば、デジタル映像信号の
周波数特性を、磁気記録再生系の周波数特性に近似させ
た記録信号に変換することができる。That is, at the time of recording, the following equation By executing the arithmetic processing represented by the following equation, it is possible to convert the frequency characteristics of the digital video signal into a recording signal that approximates the frequency characteristics of the magnetic recording / reproducing system.
従って当該記録信号を順次磁気テープに記録すること
により、磁気記録再生系の周波数特性を有効に利用し
て、デジタル映像信号を効率良く記録し得ると考えられ
る。Therefore, it is considered that by sequentially recording the recording signals on the magnetic tape, the digital video signal can be efficiently recorded by effectively utilizing the frequency characteristics of the magnetic recording / reproducing system.
ちなみにMOD2は２の剰余を表す。 MOD2 represents the remainder of 2.
これに対して、電磁変換系が微分特性を有しているこ
とから、磁気ヘッドから出力される再生信号は、遅延オ
ペレータＤを用いて（１−Ｄ）で表され、第３図におい
て破線で示すような周波数特性で表される。On the other hand, since the electromagnetic conversion system has differential characteristics, the reproduced signal output from the magnetic head is represented by (1-D) using the delay operator D, and is represented by a broken line in FIG. It is represented by frequency characteristics as shown.
従って再生時においては、当該再生信号に対して（１
＋Ｄ）の演算処理を実行することにより、全体として次
式 （１−Ｄ）・（１＋Ｄ）＝１−D2 ‥‥（３） の補正を加えることができ、これにより記録再生系全体
として伝達関数を１に設定して、デジタル映像信号を再
生し得ると考えられる。Therefore, at the time of reproduction, (1)
+ D), the correction of the following equation (1−D) · (1 + D) = 1−D 2 ‥‥ (3) can be applied as a whole, and as a result, the data can be transmitted as a whole recording / reproducing system. It is considered that the function can be set to 1 to reproduce the digital video signal.
さらにこのようにクラスIVのパーシャルレスポンス方
式を利用して、デジタル映像信号を記録再生する場合、
ビタビ復号の手法を適用して、ビット誤りの少ないデジ
タル映像信号を再生し得ると考えられる。Further, when recording and reproducing digital video signals using the class IV partial response method as described above,
It is considered that a digital video signal with few bit errors can be reproduced by applying the Viterbi decoding technique.
すなわちビタビ復号回路は、連続して入力されるデー
タ間の相関を利用して当該データの遷移を検出し、この
検出結果に基づいてデータを復号するようになされてい
る。That is, the Viterbi decoding circuit detects a transition of the data by utilizing the correlation between the data that are continuously input, and decodes the data based on the detection result.
従って、記録信号に対する再生信号の（１−Ｄ）の関
係を利用して、再生信号から記録信号を復号した後、そ
の復号データに基づいてデジタル映像信号を復号すれ
ば、信号レベルを基準にした一般の復号回路に比して、
復号データのビット誤りを低減することができると考え
られる。Therefore, if the recording signal is decoded from the reproduction signal using the relationship of (1-D) of the reproduction signal with respect to the recording signal, and the digital video signal is decoded based on the decoded data, the signal level is used as a reference. Compared to a general decoding circuit,
It is considered that bit errors in the decoded data can be reduced.
ここで、このようなクラスIVのパーシャルレスポンス
方式とビタビ復号を適用したデジタルVTRの再生系回路
の構成を第４図に示すと、この第４図において（１）は
ビデオテープを示す。そして、このビデオテープ（１）
に記録されたデジタル映像信号を磁気ヘッド（２）で再
生し、再生信号をアンプ（３）を介してイコライザ回路
（４）に供給する。そして、このイコライザ回路（４）
が出力する再生信号を演算処理回路（５）に供給する。
この演算処理回路（５）は、上述したパーシャルレスポ
ンス方式に基づいた（１＋Ｄ）の演算処理を再生信号に
対して行う。そして、演算処理回路（５）の演算出力を
アナログ・デジタル変換器（６）に供給する。この場
合、アンプ（３）の出力が供給されるPLL回路（７）
で、再生信号よりクロックを生成させ、この再生クロッ
クをアナログ・デジタル変換器（６）に供給し、この再
生クロックに基づいて再生信号レベルから２値のデジタ
ルデータを検出する。そして、検出したデジタルデータ
をビタビ復号回路（８）に供給し、このビタビ復号回路
（８）でビタビ復号によるデータ復号を行ってデジタル
映像信号を検出し、検出したデジタル映像信号を出力端
子（９）から後段の再生信号処理回路（図示せず）に供
給する。Here, FIG. 4 shows a configuration of a reproduction system circuit of a digital VTR to which such a class IV partial response system and Viterbi decoding are applied. In FIG. 4, (1) shows a video tape. And this videotape (1)
Is reproduced by the magnetic head (2), and the reproduced signal is supplied to the equalizer circuit (4) via the amplifier (3). And this equalizer circuit (4)
Is supplied to the arithmetic processing circuit (5).
The arithmetic processing circuit (5) performs (1 + D) arithmetic processing on the reproduced signal based on the above-described partial response method. Then, the arithmetic output of the arithmetic processing circuit (5) is supplied to the analog / digital converter (6). In this case, the PLL circuit (7) to which the output of the amplifier (3) is supplied
Then, a clock is generated from the reproduced signal, and the reproduced clock is supplied to the analog-to-digital converter (6), and binary digital data is detected from the reproduced signal level based on the reproduced clock. The detected digital data is supplied to a Viterbi decoding circuit (8), which performs data decoding by Viterbi decoding to detect a digital video signal, and outputs the detected digital video signal to an output terminal (9). ) To a subsequent-stage reproduction signal processing circuit (not shown).
このような回路によるデジタル映像信号の再生処理を
行う場合、再生信号レベルの変動を無くすために、自動
利得制御回路（AGC回路）により信号レベルを一定に制
御することが行われている。即ち、第５図に示すよう
に、再生信号増幅用のアンプ（３）の出力を自動利得制
御用のアンプ（10）を介して再生信号処理回路（11）に
供給する。この場合、再生信号処理回路（11）として
は、上述したイコライザ回路（４），演算処理回路
（５），アナログ・デジタル変換器（６）等の各種再生
信号処理回路を示し、この再生信号処理回路（11）の所
定箇所の信号レベルをレベル検出回路（12）で検出す
る。そして、このレベル検出回路（12）での検出レベル
に応じて、アンプ（10）の利得を制御する。When a digital video signal is reproduced by such a circuit, the signal level is controlled to be constant by an automatic gain control circuit (AGC circuit) in order to eliminate fluctuations in the reproduced signal level. That is, as shown in FIG. 5, the output of the reproduction signal amplification amplifier (3) is supplied to the reproduction signal processing circuit (11) via the automatic gain control amplifier (10). In this case, as the reproduction signal processing circuit (11), various reproduction signal processing circuits such as the above-described equalizer circuit (4), arithmetic processing circuit (5), and analog / digital converter (6) are shown. A signal level at a predetermined portion of the circuit (11) is detected by a level detection circuit (12). Then, the gain of the amplifier (10) is controlled according to the level detected by the level detection circuit (12).
このようにして、アンプ（10）と再生信号処理回路
（11）とレベル検出回路（12）とで、自動利得制御回路
としての制御ループが形成され、レベル検出回路（12）
で検出するレベルが一定になるように、アンプ（10）の
利得を制御することで、自動利得制御回路として機能す
る。Thus, a control loop as an automatic gain control circuit is formed by the amplifier (10), the reproduction signal processing circuit (11), and the level detection circuit (12), and the level detection circuit (12)
By controlling the gain of the amplifier (10) so that the level detected by the control becomes constant, it functions as an automatic gain control circuit.
このように自動利得制御回路が設けてあることで、例
えば再生ヘッド（２）に対するビデオテープ（１）の状
態が不安定になって再生出力レベルが変動したときで
も、アンプ（10）の利得が変化して、再生信号処理回路
（11）に供給される信号レベルが一定になる。By providing the automatic gain control circuit in this way, even when the state of the video tape (1) with respect to the reproduction head (2) becomes unstable and the reproduction output level fluctuates, the gain of the amplifier (10) is increased. As a result, the signal level supplied to the reproduction signal processing circuit (11) becomes constant.
ところで、このような自動利得制御回路は、一般にア
ナログ回路で構成され、上述したデジタルVTRにおいて
は、デジタル回路化できるようにすることが要請されて
いる。デジタル回路化できると、回路の信頼性等が向上
する。また、民生用のVTRにおいては、できる限り回路
構成を簡単にすることが要請されている。By the way, such an automatic gain control circuit is generally constituted by an analog circuit, and it is required that the digital VTR can be implemented as a digital circuit. When a digital circuit can be used, the reliability of the circuit is improved. Further, in a consumer VTR, it is required to make the circuit configuration as simple as possible.
本発明の目的は、この種の再生装置において自動利得
制御回路をデジタル回路化に適した良好なで簡単な構成
とすることにある。SUMMARY OF THE INVENTION It is an object of the present invention to provide an automatic gain control circuit having a good and simple structure suitable for digitalization in such a reproducing apparatus.
本発明は、例えば第１図に示す如く、所定の記録媒体
（１）より再生した再生信号のレベルを一定に制御する
自動利得制御回路において、イコライザ回路（20）を構
成するトランスバーサルフィルタの乗算係数を、レベル
検出回路（34）が検出した自動利得制御用の検出レベル
に応じて算出した利得制御用係数と乗算して変化させ
て、自動利得制御ループを構成するようにしたものであ
る。The present invention relates to an automatic gain control circuit for controlling a level of a reproduction signal reproduced from a predetermined recording medium (1) to be constant, as shown in FIG. The coefficient is multiplied by a gain control coefficient calculated according to the detection level for automatic gain control detected by the level detection circuit (34), and is changed to constitute an automatic gain control loop.
このようにしたことで、イコライザ回路を構成するト
ランスバーサルフィルタの乗算係数が再生レベルに応じ
て変化し、このイコライザ回路により再生信号レベルが
一定に調整され、自動利得制御回路として機能する。By doing so, the multiplication coefficient of the transversal filter constituting the equalizer circuit changes according to the reproduction level, and the reproduction signal level is adjusted to be constant by this equalizer circuit, thereby functioning as an automatic gain control circuit.
以下、本発明の一実施例を、第１図を参照して説明す
る。この第１図において、第４図及び第５図に対応する
部分には同一符号を付し、その詳細説明は省略する。Hereinafter, an embodiment of the present invention will be described with reference to FIG. In FIG. 1, parts corresponding to those in FIGS. 4 and 5 are denoted by the same reference numerals, and detailed description thereof will be omitted.
本例においては、映像信号をデジタル信号化して記録
するVTR装置の再生系に適用したもので、第１図に示す
ように構成する。即ち、磁気ヘッド（２）によりビデオ
テープ（１）から再生した信号を、アンプ（３）を介し
てアナログ・デジタル変換器（６）に供給し、このアナ
ログ・デジタル変換器（６）でPLL回路（７）から供給
される再生クロックに基づいて再生信号レベルから２値
のデジタルデータを検出する。In this example, the present invention is applied to a reproduction system of a VTR device that converts a video signal into a digital signal and records it, and is configured as shown in FIG. That is, a signal reproduced from a video tape (1) by a magnetic head (2) is supplied to an analog / digital converter (6) via an amplifier (3), and the analog / digital converter (6) uses the PLL circuit. Based on the reproduction clock supplied from (7), binary digital data is detected from the reproduction signal level.
そして、このアナログ・デジタル変換器（６）が出力
するデジタルデータを、イコライザ回路（20）に供給す
る。この場合本例においては、このイコライザ回路（2
0）をトランスバーサルフィルタで構成し、このイコラ
イザ（20）で周波数特性の調整及び位相の調整を行って
高域強調を行うと共に、後述する全体のレベル調整を行
う。即ち、アナログ・デジタル変換器（６）の出力デー
タを、遅延回路（21），（22）の直列回路に供給する。
そして、遅延回路（21）の入力信号を係数乗算器（23）
を介して加算器（26）に供給し、遅延回路（21）の出力
信号を係数乗算器（24）を介して加算器（26）に供給
し、遅延回路（22）の出力信号を係数乗算器（25）を介
して加算器（26）に供給する。この場合、遅延回路（2
1），（22）として、PLL回路（７）から供給されるクロ
ックに同期して入力信号を遅延させるラッチ回路を使用
する。The digital data output from the analog / digital converter (6) is supplied to an equalizer circuit (20). In this case, in this example, this equalizer circuit (2
0) is composed of a transversal filter, and the equalizer (20) adjusts frequency characteristics and phase to perform high-frequency emphasis, and also performs overall level adjustment described later. That is, the output data of the analog / digital converter (6) is supplied to a series circuit of the delay circuits (21) and (22).
Then, the input signal of the delay circuit (21) is converted to a coefficient multiplier (23)
To the adder (26), and the output signal of the delay circuit (21) to the adder (26) via the coefficient multiplier (24), and to multiply the output signal of the delay circuit (22) by the coefficient. It is supplied to the adder (26) via the adder (25). In this case, the delay circuit (2
As 1) and (22), a latch circuit that delays an input signal in synchronization with a clock supplied from a PLL circuit (7) is used.
そして、加算器（26）の加算出力を、イコライザ回路
（20）の出力として、（１＋Ｄ）演算回路を構成する遅
延回路（31）と加算器（32）の一方の入力端子に供給す
る。そして、遅延回路（31）の出力を加算器（32）の他
方の入力端子に供給し、この加算器（32）の出力を（１
＋Ｄ）演算回路の出力として、ビタビ復号回路（８）に
供給する。この場合、遅延回路（31）として、イコライ
ザ回路（20）の遅延回路と同様に、PLL回路（７）から
供給されるクロックに同期して遅延させるラッチ回路を
使用する。Then, the addition output of the adder (26) is supplied as an output of the equalizer circuit (20) to one input terminal of the delay circuit (31) constituting the (1 + D) operation circuit and one input terminal of the adder (32). Then, the output of the delay circuit (31) is supplied to the other input terminal of the adder (32), and the output of the adder (32) is
+ D) The output of the arithmetic circuit is supplied to the Viterbi decoding circuit (8). In this case, like the delay circuit of the equalizer circuit (20), a latch circuit that delays in synchronization with a clock supplied from the PLL circuit (7) is used as the delay circuit (31).
そして本例においては、（１＋Ｄ）演算回路を構成す
る加算器（32）の加算出力と、ビタビ復号回路（８）の
復号出力とを、係数計算回路（33）に供給する。そし
て、この係数計算回路（33）で供給される各点の信号状
態に基づいた所定の演算により、イコライザ回路（20）
の各係数乗算器（23），（24），（25）で乗算する係数
を算出する。なお、以下の説明において、係数計算回路
（33）が出力する係数乗算器（23），（24），（25）で
乗算するための係数を、それぞれk1,k3,k2とする。In this example, the addition output of the adder (32) constituting the (1 + D) operation circuit and the decoded output of the Viterbi decoding circuit (8) are supplied to a coefficient calculation circuit (33). Then, an equalizer circuit (20) is obtained by a predetermined operation based on the signal state of each point supplied by the coefficient calculation circuit (33).
The coefficients to be multiplied by the coefficient multipliers (23), (24) and (25) are calculated. In the following description, the coefficient multiplier output is coefficient calculating circuit (33) (23), (24), the coefficient for multiplication (25), respectively k 1, k 3, k 2 to.
そして、係数計算回路（33）が出力する係数k1,k2,k3
を、それぞれ乗算器（35），（36），（37）に供給す
る。Then, the coefficients k 1 , k 2 , k 3 output by the coefficient calculation circuit (33)
Is supplied to multipliers (35), (36), and (37), respectively.
また、上述したイコライザ回路（20）の遅延回路（2
2）の出力を、レベル検出回路（34）に供給する。この
レベル検出回路（34）は自動利得制御用のもので、この
レベル検出回路（34）で遅延回路（22）の出力レベルを
検出し、検出レベルに応じて利得制御用係数kLを算出す
る。そして、この算出した利得制御用係数kLを、乗算器
（35），（36），（37）に供給し、各乗算器（35），
（36），（37）で係数計算回路（33）が出力する係数
k1,k2,k3に利得制御用係数kLを乗算する。The delay circuit (2) of the equalizer circuit (20) described above
The output of 2) is supplied to the level detection circuit (34). The level detection circuit (34) is for automatic gain control. The level detection circuit (34) detects the output level of the delay circuit (22) and calculates a gain control coefficient k L according to the detection level. . Then, the calculated gain control coefficient k L is supplied to the multipliers (35), (36), and (37).
Coefficients output by coefficient calculation circuit (33) in (36) and (37)
k 1 , k 2 , and k 3 are multiplied by a gain control coefficient k L.
そして、各乗算器（35），（36），（37）の乗算出力
を、それぞれイコライザ回路（20）の係数乗算器（2
3），（25），（24）に供給する。Then, the multiplied outputs of the multipliers (35), (36), and (37) are respectively combined with the coefficient multipliers (2) of the equalizer circuit (20).
3), (25) and (24).
ここで本例においては、イコライザ回路（20）が自動
利得制御回路を兼ねており、以下この自動利得制御動作
について説明する。Here, in this example, the equalizer circuit (20) also serves as an automatic gain control circuit, and the automatic gain control operation will be described below.
まず、トランスバーサルフィルタで構成されるイコラ
イザ回路（20）の伝達関数について説明すると、伝達関
数H(S)は、 と表せる。この（４）式に基づいて係数計算回路（33）
で係数k1,k2,k3が算出される。First, to describe the transfer function of the configured equalizer circuit (20) in the transversal filter, the transfer function H (S) is, Can be expressed as A coefficient calculation circuit (33) based on the equation (4)
Calculates the coefficients k 1 , k 2 , and k 3 .
ここで、乗算係数k1,k2を変動させることで、種々の
周波数特性及び位相状態が実現できイコライザとして機
能するが、本例においてはこの乗算係数k1,k2にさらに
利得制御用係数kLを乗算することで、全体のレベルも変
化できるようにしてある。即ち、利得制御用係数kLをレ
ベルの変動成分とすると、このレベルの変動を含めた伝
達関数H(S)は次式で示される。Here, by varying the multiplication coefficients k 1 and k 2 , various frequency characteristics and phase states can be realized and function as an equalizer.In this example, the multiplication coefficients k 1 and k 2 are further added to a gain control coefficient. By multiplying by k L , the overall level can also be changed. That is, when the coefficients for the gain control k L a level variation component, the transfer function H, including the variation in the level (S) is expressed by the following equation.
但し、実際の入力レベルをCR、理想状態のレベルをCI
とすると、 kL＝CR/CI ‥‥（６） 従って、レベルの変動成分としての利得制御用係数kL
をそれぞれの乗算係数k1,k2,k3に乗算することで、全体
の信号レベルの変動がイコライザ回路（20）で実現で
き、レベル検出回路（34）での検出レベルに応じて係数
kLを設定することで、自動利得制御ループがイコライザ
回路（20）とレベル検出回路（34）とで形成される。こ
のため、例えば再生ヘッド（２）に対するビデオテープ
（１）の状態が不安定になって再生出力レベルが変動し
たときでも、イコライザ回路（20）の出力レベルが一定
になる制御が行われる。 However, the actual input level is C R , and the ideal level is C I
Then, k L = C R / C I ‥‥ (6) Therefore, gain control coefficient k L as a level fluctuation component
Is multiplied by each of the multiplication coefficients k 1 , k 2 , and k 3 , whereby the variation of the entire signal level can be realized by the equalizer circuit (20), and the coefficient is changed according to the detection level of the level detection circuit (34).
By setting k L , an automatic gain control loop is formed by the equalizer circuit (20) and the level detection circuit (34). For this reason, for example, even when the state of the video tape (1) with respect to the reproduction head (2) becomes unstable and the reproduction output level fluctuates, control is performed to keep the output level of the equalizer circuit (20) constant.
このように本例によると、本来再生信号の周波数特性
と位相の調整を行うイコライザ回路（20）が、自動利得
制御回路として機能するので、それだけ回路構成が簡単
になると共に、イコライザ回路（20）がトランスバーサ
ルフィルタで構成されているので、デジタル回路として
構成でき、回路の信頼性の向上等が計れる。As described above, according to the present example, the equalizer circuit (20) that originally adjusts the frequency characteristics and phase of the reproduced signal functions as an automatic gain control circuit, so that the circuit configuration becomes simpler and the equalizer circuit (20) Is composed of a transversal filter, so that it can be configured as a digital circuit, and the reliability of the circuit can be improved.
なお、上述実施例ではデジタルVTRの再生系回路に適
用したが、他の再生機器にも適用できる。この場合、ア
ナログ信号処理を行う回路にも適用できる。また、本発
明は上述実施例に限らず、本発明の要旨を逸脱すること
なく、その他種々の構成が取り得ることは勿論である。In the above-described embodiment, the present invention is applied to a digital VTR reproducing system circuit. However, the present invention can be applied to other reproducing devices. In this case, the present invention can be applied to a circuit that performs analog signal processing. In addition, the present invention is not limited to the above-described embodiment, and it goes without saying that various other configurations can be adopted without departing from the gist of the present invention.
本発明によると、イコライザが自動利得制御回路とし
ても機能するので、回路構成を簡単にできると共に、デ
ジタル回路化にも適し、回路の信頼性の向上等が計れ
る。According to the present invention, the equalizer also functions as an automatic gain control circuit, so that the circuit configuration can be simplified, and the circuit is also suitable for digitalization, and the reliability of the circuit can be improved.
第１図は本発明の一実施例を示す構成図、第２図及び第
３図はパーシャルレスポンス方式の説明に供する周波数
特性図、第４図及び第５図は従来例を示す構成図であ
る。 （６）はアナログ・デジタル変換器、（20）はイコライ
ザ回路、（23），（24），（25）は係数乗算器、（33）
は係数計算部、（34）はレベル検出回路である。FIG. 1 is a block diagram showing an embodiment of the present invention, FIGS. 2 and 3 are frequency characteristic diagrams for explaining a partial response system, and FIGS. 4 and 5 are block diagrams showing a conventional example. . (6) is an analog / digital converter, (20) is an equalizer circuit, (23), (24), and (25) are coefficient multipliers, (33)
Is a coefficient calculator, and (34) is a level detection circuit.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11B 5/09──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) G11B 5/09
Claims (1)
ベルを一定に制御する自動利得制御回路において、 イコライザを構成するトランスバーサルフィルタの乗算
係数を、自動利得制御用の検出レベルに応じて算出した
利得制御用係数と乗算して変化させて、自動利得制御ル
ープを構成するようにした自動利得制御回路。An automatic gain control circuit for controlling a level of a reproduction signal reproduced from a predetermined recording medium to be constant, wherein a multiplication coefficient of a transversal filter constituting an equalizer is calculated according to a detection level for automatic gain control. An automatic gain control circuit configured to multiply and change the obtained gain control coefficient to form an automatic gain control loop.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063890A JP2822264B2 (en) | 1990-04-17 | 1990-04-17 | Automatic gain control circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10063890A JP2822264B2 (en) | 1990-04-17 | 1990-04-17 | Automatic gain control circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03296904A JPH03296904A (en) | 1991-12-27 |
| JP2822264B2 true JP2822264B2 (en) | 1998-11-11 |
Family
ID=14279373
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10063890A Expired - Fee Related JP2822264B2 (en) | 1990-04-17 | 1990-04-17 | Automatic gain control circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2822264B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3351163B2 (en) * | 1994-07-27 | 2002-11-25 | 株式会社日立製作所 | Information recording / reproducing device and signal processing circuit |
| JP5544099B2 (en) * | 2009-02-27 | 2014-07-09 | 株式会社日立製作所 | Controller communication method and controller communication device |
-
1990
- 1990-04-17 JP JP10063890A patent/JP2822264B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03296904A (en) | 1991-12-27 |
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