JPS63113982A - Digital signal detecting circuit - Google Patents

Digital signal detecting circuit

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Publication number
JPS63113982A
JPS63113982A JP26146486A JP26146486A JPS63113982A JP S63113982 A JPS63113982 A JP S63113982A JP 26146486 A JP26146486 A JP 26146486A JP 26146486 A JP26146486 A JP 26146486A JP S63113982 A JPS63113982 A JP S63113982A
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JP
Japan
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signal
digital
clock
output
sampling
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JP26146486A
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Inventor
Hideaki Kato
英明 加藤
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NEC Corp
Original Assignee
NEC Corp
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Abstract

PURPOSE:To maximize always a phase margin by sampling an input signal once with an A/D converter and controlling the phase of a sampling clock so as to minimize the variance of sampling data. CONSTITUTION:An A/D converter 13 converts a reproducing signal 1 from a head to a digital signal. At this time, in the same way, sampling is executed by a clock 4 extracted from a signal. A digital waveform equalizer 19 waveform-equalizes an A/D output signal 5. A digital integrator 18 integrates the output signal of the equalizer 19. The output of the integrator 18 is accumulated in a memory 14, and an arithmetic processing circuit 15 calculates and processes the least square error of data and outputs a phase control signal 7. On the other hand, a clock extracting circuit 11 extracts a clock signal 3 from the signal 1. The clock 3 is inputted to a phase control circuit 12, the phase is controlled by the signal 7 and a sampling clock 4 is outputted. By sampling the converter 13 with the clock 4, the phase margin in the sampling can be sufficiently kept.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はデジタル信号の磁気記録再生装置に関し、特に
再生信号からデジタル信号を検出するときに用いられる
デジタル信号検出回路に関する。
DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a magnetic recording/reproducing device for digital signals, and particularly to a digital signal detection circuit used when detecting a digital signal from a reproduced signal.

〔従来の技術〕[Conventional technology]

ビデオ信号やオーディオ信号を記録再生する装置はここ
数年来信号をデジタル信号にしてから記録するデジタル
記録方式になりつつある。これはデジタル記録の方がア
ナログ記録(FM変調)方式に比べ大幅に画質あるいは
音質を改善でき、さらに複数回コピーを行っても劣化が
無く、装置自体の信頼性も向上することが出来るからで
ある。
Over the past few years, devices for recording and reproducing video and audio signals have been using a digital recording method in which the signals are converted into digital signals and then recorded. This is because digital recording can significantly improve image and sound quality compared to analog recording (FM modulation), and there is no deterioration even after multiple copies, and the reliability of the device itself can also be improved. be.

しかしながら、デジタル記録方式はアナログ記録に比べ
より一層の高密度記録を必要とし、記録したデジタル信
号をいかにして忠実に再生するかが最重要な課題となっ
ている。第7図はこのようなビデオ信号やオーディオ信
号をデジタル信号に変換して記録再生を行う装置(デジ
タルVTR等)の構成図である。
However, digital recording methods require higher density recording than analog recording, and the most important issue is how to faithfully reproduce recorded digital signals. FIG. 7 is a block diagram of a device (such as a digital VTR) that converts such video signals and audio signals into digital signals and records and reproduces them.

入力ビデオ信号30はまずA/D変換器31でデジタル
信号に変換される。このデジタル信号は記録プロセッサ
32に入力され、ここでデータの並び替えが行われ、さ
らに訂正符号・同期信号等が付加されて変調器33にお
くられる。変調器33では元のデジタル信号に対しテー
プ等に記録するのに適したコード(チャンネルコードと
呼ばれている)に変換され、パラレルシリアル変換され
る。この後、信号は記録アンプ34で電流増幅されてか
ら記録へラド35によってテープに記録される。一方、
テープに記録された信号は再生ヘッド36により微小信
号として再生される。ここで得た信号は再生アンプ37
にて信号処理に適したレベルにまで増幅した後にデジタ
ル信号検出回路38に送られる。デジタル信号検出回路
38ではこの信号からデジタルデータ(ここではチャン
ネルコード化されたデジタル信号のこと)を検出できる
ように波形等化した後にクロック抽出およびデジタルデ
ータの検出が行すれる。このデジタルデータとクロック
によって復調器39の出力にはデジタル信号が得られる
。しかしながら、この信号はテープ走行系によって生じ
たジッタがあるため時間軸補正器40を通すことにより
ジッタを吸収し入力ビデオ信号あるいはレファレンス信
号に同期した再生デジタル信号にしている。この再生デ
ジタル信号は再生プロセッサ41にて記録再生過程によ
って生じたデータの誤りが訂正され、また訂正能力を越
える誤りには補正を行い元のデータの並びに再び並び替
えられる。この後、D/A変換器42にてアナログの再
生ビデオ信号43に変換される。このようにしてテープ
に記録された信号を再生することが出来る。一般に、デ
ジタルVTRではチャンネルコードとしてNRZ型のコ
ードが用いられる。これは第8図に示すように同図(A
)の入力信号に対し同図(B)のように”1″をII 
H′ルベルにII OIIをII L IIレベルに対
応づけさせるようなコードであり、最小磁化反転間隔が
長く検出窓幅が広いため高密度記録に適しているからで
ある。
The input video signal 30 is first converted into a digital signal by an A/D converter 31. This digital signal is input to a recording processor 32, where the data is rearranged, a correction code, a synchronization signal, etc. are added, and the signal is sent to a modulator 33. The modulator 33 converts the original digital signal into a code (called a channel code) suitable for recording on a tape or the like, and performs parallel-to-serial conversion. Thereafter, the signal is current-amplified by a recording amplifier 34 and then recorded on a tape by a recording radar 35. on the other hand,
The signals recorded on the tape are reproduced as minute signals by the reproduction head 36. The signal obtained here is the reproduction amplifier 37
After amplifying the signal to a level suitable for signal processing, the signal is sent to the digital signal detection circuit 38. The digital signal detection circuit 38 performs waveform equalization on this signal so that digital data (channel-coded digital signal here) can be detected, and then extracts the clock and detects the digital data. A digital signal is obtained at the output of the demodulator 39 using this digital data and clock. However, since this signal has jitter caused by the tape running system, it is passed through a time base corrector 40 to absorb the jitter and make a reproduced digital signal synchronized with the input video signal or reference signal. This reproduced digital signal is corrected for data errors caused by the recording/reproducing process in the reproduction processor 41, and errors exceeding the correction capability are corrected and rearranged to the original data order. Thereafter, it is converted into an analog playback video signal 43 by a D/A converter 42. In this way, signals recorded on tape can be reproduced. Generally, digital VTRs use NRZ type codes as channel codes. This is shown in Figure 8 (A
) as shown in the same figure (B).
This is because it is a code that associates II OII with II L II level in the H' level, and is suitable for high-density recording because it has a long minimum magnetization reversal interval and a wide detection window width.

従来、欠点とされていたセルフクロックの困難性もPL
L技術の進歩と疑似ランダム信号を加算したスクランブ
ルNRZの使用により問題なくなった。
The difficulty of self-clocking, which was traditionally considered a drawback, is also a PL.
This problem has been eliminated due to advances in L technology and the use of scrambled NRZ that adds pseudo-random signals.

NRZ信号の記録再生には通常、積分検出が用いられる
。これは第8図(B)の信号を記録したときの再生ヘッ
ドには同図(C)のような波形が得られるため同図(D
)のように波形を整形した後同図(E)のように積分し
て、この信号から元のデジタル信号を検出しようとする
ものである。
Integral detection is usually used for recording and reproducing NRZ signals. This is because when the signal shown in Fig. 8(B) is recorded, the reproducing head obtains a waveform as shown in Fig. 8(C).
) After shaping the waveform as shown in (E) of the same figure, the original digital signal is detected from this signal by integrating it as shown in (E).

同図(E)の信号を2クロック周期ごとにかさねていく
と第6図のようなアイパターンを得ることができる。
By overlapping the signals shown in FIG. 6(E) every two clock cycles, an eye pattern as shown in FIG. 6 can be obtained.

さて、このようなデジタル信号を記録再生する磁気記録
再生装置に用いられているデジタル信号検出回路は、例
えば第9図のように、波形等化及び積分後の再生信号1
からクロック3を抽出するクロック抽出回路11と、サ
ンプリングクロック4により、再生信号1をデジタル信
号2に変換する1ビツトのA/D変換器17と再生信号
1のクロックに対する位相余裕を十分に取るためクロッ
ク抽出回路11の出力クロック3に固定的遅延をかける
クロック遅延回路18からなり、第6図のようなアイパ
ターンの再生信号に対してA点でサンプリングするよう
にクロック30位相を調整することで信号の誤り率を最
小に抑えていた。
Now, a digital signal detection circuit used in a magnetic recording/reproducing device that records and reproduces such a digital signal detects the reproduced signal 1 after waveform equalization and integration, as shown in FIG. 9, for example.
A clock extraction circuit 11 extracts a clock 3 from a clock 3, a 1-bit A/D converter 17 converts a reproduced signal 1 into a digital signal 2 using a sampling clock 4, and a 1-bit A/D converter 17 that converts a reproduced signal 1 into a digital signal 2. It consists of a clock delay circuit 18 that applies a fixed delay to the output clock 3 of the clock extraction circuit 11, and adjusts the phase of the clock 30 so that the reproduction signal of the eye pattern as shown in FIG. 6 is sampled at point A. The signal error rate was kept to a minimum.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

上述した従来のデジタル信号検出回路は、入力信号のデ
ータレートが可変する場合(例えばビデオ信号をデジタ
ルで磁気記録再生するデジタルVTRにおいて高速再生
やスローモーション再’1行う場合)、入力信号の変化
に対しクロー、りは固定遅延のため入力信号の波形等化
が十分になされているにもかかわらず信号の誤り率の悪
化を生じることがあり、また、クロック抽出回路は一般
にPLL回路が用いられているが電圧変化や温度変化に
対する補償を十分に施さないと出力クロックの時間的遅
延量変化を誘引し、上記環境変化による信号誤り率の悪
化を招くこともあるという欠点がある。
The conventional digital signal detection circuit described above is sensitive to changes in the input signal when the data rate of the input signal changes (for example, when performing high-speed playback or slow motion replay in a digital VTR that digitally records and plays video signals magnetically). On the other hand, because of the fixed delay, the signal error rate may deteriorate even though the waveform of the input signal is sufficiently equalized, and the clock extraction circuit generally uses a PLL circuit. However, if sufficient compensation is not provided for voltage changes and temperature changes, there is a drawback that a change in the amount of time delay of the output clock is induced, which may lead to a deterioration of the signal error rate due to the above-mentioned environmental changes.

〔問題点を解決するための手段〕[Means for solving problems]

本発明のデジタル信号検出回路は、入力信号(ヘッドか
ら再生された再生信号)からクロックを抽出するクロッ
ク抽出回路と、入力信号をNビットのデジタル信号に変
換するA/D変換器と、Nビットにデジタル化された信
号を波形等化するデジタル波形等化器と、デジタル波形
等化器の出力を積分するデジタル積分器と、デジタル積
分器の出力を一時蓄積するメモリと、メモリに蓄積され
たデータを処理し、位相コントロール信号を出力する演
算処理回路と、クロック抽出回路より出力されたクロッ
クを、演算処理回路より出力される位相コントロール信
号により位相を可変させて、A/D変換器に送り出すク
ロック位相コントロール回路とを有し、デジタル積分器
の出力のMSBを出力信号とする。
The digital signal detection circuit of the present invention includes a clock extraction circuit that extracts a clock from an input signal (a reproduced signal reproduced from a head), an A/D converter that converts the input signal into an N-bit digital signal, and an N-bit digital signal. A digital waveform equalizer that equalizes the waveform of the digitalized signal, a digital integrator that integrates the output of the digital waveform equalizer, a memory that temporarily stores the output of the digital integrator, and a memory that temporarily stores the output of the digital integrator. An arithmetic processing circuit that processes data and outputs a phase control signal, and a clock output from a clock extraction circuit, the phase of which is varied by the phase control signal output from the arithmetic processing circuit, and sent to an A/D converter. It has a clock phase control circuit and uses the MSB of the output of the digital integrator as an output signal.

第6図は波形等化後の再生信号(デジタル信号検出回路
の入力信号)のアイパターンを示した図である。図より
波形等化が十分に行われた信号は位相余裕が最大になる
点(A点)で2値に収束していることがわかる。
FIG. 6 is a diagram showing an eye pattern of the reproduced signal (input signal of the digital signal detection circuit) after waveform equalization. It can be seen from the figure that a signal whose waveform has been sufficiently equalized converges to a binary value at the point where the phase margin is maximum (point A).

本発明は上記点に着目し、入力信号を一旦NビットのA
/D変換器でサンプリングし、サンプルデータのバラつ
きを最小にするようにサンプリングクロックの位相を制
御して常に位相余裕を最大にしようとするものである。
The present invention focuses on the above point, and once inputs an input signal to an N-bit A
In this method, sampling is performed using a /D converter, and the phase of the sampling clock is controlled so as to minimize variations in sample data, thereby always maximizing the phase margin.

〔実施例〕〔Example〕

次に、本発明の実施例について図面を参照して説明する
。第1図は本発明のデジタル信号検出回路の一実施例の
ブロック図である。
Next, embodiments of the present invention will be described with reference to the drawings. FIG. 1 is a block diagram of an embodiment of the digital signal detection circuit of the present invention.

A/D変換器13はヘッドから再生された再生信号1を
入カレ、Nビットのデジタル信号に変換す−る。この時
、同じく再生信号1から抽出されたクロック4によりサ
ンプリングされる。デジタル波形等化器19はこのサン
プリングされたA/D出力信号5を波形等化する。デジ
タル波形等化器19は例えばトランスバーサル型のデジ
タルフィルタにより構成することができる。この例にお
いては各タップの係数は既植で固定または判固定とする
が、デジタル型の自動等化器を用いても良い。デジタル
積分器18はデジタル波形等化器19の出力信号を積分
する。これはりカーシブル型のデジタルフィルタで構成
することができる。デジタル積分器18の出力信号はち
ょうど第6図のアイパターンをクロック周期にサンプリ
ングした値と一致する。今、アナログ信号とデジタル信
号の関係が第4図のようになっていたとすればデジタル
積分器18の出力のMSBはデジタル検出信号そのもの
となり、これを出力することでデジタル信号の検出がお
こなわれる。一方、先に述べたようにデータに対するサ
ンプリングポイントを第6図のA点になるように制御す
るため、デジタル積分器18の出力は一旦メモリ14に
蓄えられ、演算処理回路15にてメモリ14から順次読
み出されたデータの最小2乗誤差を算出し、以前の値と
比較し第2図のフローチャートに示す処理を行い位相コ
ントロール信号7を出力する。
The A/D converter 13 inputs the reproduction signal 1 reproduced from the head and converts it into an N-bit digital signal. At this time, the signal is sampled using the clock 4 which is also extracted from the reproduced signal 1. The digital waveform equalizer 19 equalizes the waveform of this sampled A/D output signal 5. The digital waveform equalizer 19 can be configured by, for example, a transversal digital filter. In this example, the coefficients of each tap are fixed or fixed in size, but a digital automatic equalizer may also be used. Digital integrator 18 integrates the output signal of digital waveform equalizer 19. This can also be configured with a cursible digital filter. The output signal of the digital integrator 18 exactly matches the value obtained by sampling the eye pattern of FIG. 6 at a clock period. Now, if the relationship between the analog signal and the digital signal is as shown in FIG. 4, the MSB of the output of the digital integrator 18 becomes the digital detection signal itself, and by outputting this, the digital signal is detected. On the other hand, as mentioned earlier, in order to control the sampling point for the data to be at point A in FIG. The least square error of the sequentially read data is calculated, compared with the previous value, the process shown in the flowchart of FIG. 2 is performed, and the phase control signal 7 is output.

まず、初期状態として予め初期値を設定しておきクロッ
クの遅延量を位相コントロール信号7に出力する(ステ
ップ2)、すなわち、この状態におけるデータの最小2
乗誤差を計算し一時格納する。この値をいまEOとする
6次にクロックの遅延量を少し増しくステップ22)再
び最小2乗誤差E1を計算しくステップ23)、前の値
と比較する(ステップ24)。もし前の値より小さい値
であればさらにクロックの遅延量を増して前の値と比較
する(ステップ22〜24)、もし前の値より大きい値
であれば今度はクロックの遅延量を減少させて(ステッ
プ25)最小2乗誤差を計算しくステップ2B)、前の
値と比較する(ステップ27)。もし前の値よりも小さ
い値であればさらにクロックの遅延量を減少させて再度
最小2乗誤差を計算し前の値と比較する(ステップ25
〜27)、もし前の値よりも大きい値であれば再び遅延
量を増し上記過程を繰り返す、必要に応じVTRのモー
ド判定(現在の状態が再生モードになっているか等)を
行い(ステップ2日)、上記試行過程を終了する。
First, an initial value is set in advance as an initial state, and the clock delay amount is output to the phase control signal 7 (step 2).
Calculate the multiplicative error and temporarily store it. This value is now set as EO. 6) Next, increase the clock delay amount a little (Step 22) Calculate the least square error E1 again (Step 23) and compare it with the previous value (Step 24). If the value is smaller than the previous value, the clock delay amount is further increased and compared with the previous value (steps 22 to 24); if the value is larger than the previous value, the clock delay amount is decreased this time. (Step 25) The least square error is calculated (Step 2B) and compared with the previous value (Step 27). If the value is smaller than the previous value, further reduce the clock delay amount, calculate the least squares error again, and compare it with the previous value (step 25).
~27), if the value is larger than the previous value, the delay amount is increased again and the above process is repeated. If necessary, the mode of the VTR is determined (whether the current state is playback mode, etc.) (Step 2 ), the above trial process is completed.

一方、クロック抽出回路11は再生信号1よリフロック
3を抽出し、このクロック3はクロック位相コントロー
ル回路12に入力され先に述べた位相コントロール信号
7により最適の位相のクロックが選択されてサンプリン
グクロック4を出力する。そしてこのクロック4でA/
D変換器13のサンプリングを行うことによりサンプリ
ングにおける位相余裕を十分に保っている。
On the other hand, the clock extraction circuit 11 extracts the reflock 3 from the reproduced signal 1, and this clock 3 is input to the clock phase control circuit 12, where the clock with the optimum phase is selected by the phase control signal 7 mentioned earlier, and the sampling clock 4 is output. Output. And at this clock 4, A/
By sampling the D converter 13, a sufficient phase margin in sampling is maintained.

第3図はクロック位相コントロール回路12の一例を示
すブロック図である。
FIG. 3 is a block diagram showing an example of the clock phase control circuit 12.

このクロック位相コントロール回路12は、クロック3
を順次、遅延させるオアゲート51〜57と、クロック
3、オアゲート51〜57の各出力を位相コントロール
信号7により選択し、サンプリングクロック4として出
力するマルチプレクサ58で構成されている。ここでは
集積化が容易であるように遅延素子として論理ICを用
いているが、ディレーライン等を用いても構成できる。
This clock phase control circuit 12 has a clock phase control circuit 12.
It is composed of OR gates 51 to 57 that sequentially delay the clock 3 and each output of the OR gates 51 to 57 using a phase control signal 7 and a multiplexer 58 that outputs the selected clock as the sampling clock 4. Here, a logic IC is used as the delay element for ease of integration, but it can also be configured using a delay line or the like.

セレクタを用いたことにより位相コントロール信号7で
簡単にクロックの遅延量をコントロールできる。
By using the selector, the amount of clock delay can be easily controlled using the phase control signal 7.

一般にデジタルVTRの記録データレートはICHあた
りHMb i t/ s 〜200 Mb i t /
 sと高く、全サンプルを演算することはハードウェア
上困難であり、また必要性もない、従って、第5図のよ
うなデータフォマットに対し例えば5YNCの16ビツ
トのみ演算するためにメモリに書込み、低速で読出し演
算を行えば汎用シグナルプロセッサ1個で演算処理回路
15を構成することが出来る。
Generally, the recording data rate of digital VTR is HMbit/s to 200 Mbit/s per ICH.
s, it is difficult in terms of hardware to calculate all the samples, and there is no need to do so. Therefore, for the data format as shown in FIG. If the readout operation is performed at low speed, the arithmetic processing circuit 15 can be configured with one general-purpose signal processor.

〔発明の効果〕〔Effect of the invention〕

以上説明したように本発明は、入力信号のサンプリング
点をコントロールし常に位相余裕が最大となるようにす
ることにより、デジタルVTRの高速再生モードやスロ
ーモーション再生モードにおいて良好な信号誤り率を得
ることが出来ると共に、温度変化等において安定動作を
保障できる効果がある。
As explained above, the present invention makes it possible to obtain a good signal error rate in the high-speed playback mode and slow-motion playback mode of a digital VTR by controlling the sampling point of the input signal so that the phase margin is always maximized. This has the effect of ensuring stable operation under temperature changes, etc.

【図面の簡単な説明】[Brief explanation of the drawing]

第1図は本発明のデジタル信号検出回路の一実施例のブ
ロック図、第2図は演算処理回路15の処理を示すフロ
ーチャート、第3図はクロック位相コントロール回路1
2の例を示すブロック図、第4図はA/D変換器13に
おけるアナログ信号とデジタル信号の関係を示す図、第
5図はデジタルVTRのデータフォーマットを示す図、
第6図は入力信号のアイパターンを示す図、第7図はデ
ジタルVTRの基本構成を示す図、第8図はNRZ信号
と記録再生における各波形を示す図、第9図はデジタル
信号検出回路の従来例のブロック図である。 1・・・ 再生信号、2・・・デジタル検出信号、3・
・・ クロック、4・・・サンプリングクロック、5・
・・ A/D出力信号、 6・・・ メモリ出力信号、 ?・・・ 位相コントロール信号 11・・・ クロック抽出回路、 12・・・ クロック位相コントロール回路、13・−
A/D変換器、 14・・・ メモリ、15・・・演算
処理回路、18・・・ デジタル積分器。 19・・・ デジタル波形等化器、 51〜57・・・ オアゲート、 5日・・・ マルチプレクサ。 特許出願人  日本電気株式会社 第2図 第4図 ()内はビット数 第5図 第61]I (A)     01101011100100001
0010111第8図
FIG. 1 is a block diagram of one embodiment of the digital signal detection circuit of the present invention, FIG. 2 is a flowchart showing processing of the arithmetic processing circuit 15, and FIG. 3 is a clock phase control circuit 1.
FIG. 4 is a diagram showing the relationship between analog signals and digital signals in the A/D converter 13, FIG. 5 is a diagram showing the data format of the digital VTR,
Figure 6 is a diagram showing the eye pattern of the input signal, Figure 7 is a diagram showing the basic configuration of a digital VTR, Figure 8 is a diagram showing the NRZ signal and each waveform in recording and reproduction, and Figure 9 is a digital signal detection circuit. FIG. 2 is a block diagram of a conventional example. 1... Reproduction signal, 2... Digital detection signal, 3.
... Clock, 4... Sampling clock, 5.
... A/D output signal, 6... Memory output signal, ? ... Phase control signal 11... Clock extraction circuit, 12... Clock phase control circuit, 13.-
A/D converter, 14... memory, 15... arithmetic processing circuit, 18... digital integrator. 19... Digital waveform equalizer, 51-57... OR gate, 5th... Multiplexer. Patent applicant: NEC Corporation Figure 2 Figure 4 () Number of bits in Figure 5 Figure 61] I (A) 01101011100100001
0010111Figure 8

Claims (1)

【特許請求の範囲】 デジタル信号磁気記録再生装置などの再生信号からデジ
タル信号を検出するデジタル信号検出回路であって、 ヘッドから再生された再生信号を入力信号とし、 入力信号からクロックを抽出するクロック抽出回路と、 入力信号をNビットのデジタル信号に変換するA/D変
換器と、 Nビットにデジタル化された信号を波形等化するデジタ
ル波形等化器と、 デジタル波形等化器の出力信号を積分するデジタル積分
器と、 デジタル積分器の出力信号を一時蓄積するメモリと、 メモリに蓄積されたデータを処理し、位相コントロール
信号を出力する演算処理回路と、 クロック抽出回路より出力されたクロックを、演算処理
回路より出力された位相コントロール信号により位相を
可変させて、A/D変換器に送り出すクロック位相コン
トロール回路とを有し、前記デジタル積分器出力のMS
Bを出力信号とするデジタル信号検出回路。
[Claims] A digital signal detection circuit that detects a digital signal from a reproduced signal of a digital signal magnetic recording/reproducing device, etc., which uses a reproduced signal reproduced from a head as an input signal and extracts a clock from the input signal. an extraction circuit, an A/D converter that converts an input signal into an N-bit digital signal, a digital waveform equalizer that equalizes the waveform of the N-bit digitized signal, and an output signal of the digital waveform equalizer. A digital integrator that integrates the signal, a memory that temporarily stores the output signal of the digital integrator, an arithmetic processing circuit that processes the data stored in the memory and outputs a phase control signal, and a clock output from the clock extraction circuit. and a clock phase control circuit that varies the phase of the signal by a phase control signal output from the arithmetic processing circuit and sends it to the A/D converter, and the MS of the output of the digital integrator.
A digital signal detection circuit that uses B as an output signal.
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