JP2821888B2 - Power circuit control device - Google Patents

Power circuit control device

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JP2821888B2
JP2821888B2 JP63250780A JP25078088A JP2821888B2 JP 2821888 B2 JP2821888 B2 JP 2821888B2 JP 63250780 A JP63250780 A JP 63250780A JP 25078088 A JP25078088 A JP 25078088A JP 2821888 B2 JP2821888 B2 JP 2821888B2
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analog
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

〔産業上の利用分野〕 本発明は、複写機,プリンタ等の画像形成装置の電源
回路の制御に好適な電源回路の制御装置に関するもので
ある。 〔従来の技術〕 従来、複写機,プリンタ等の画像形成装置は、プロセ
スのシーケンス制御手段としてマイクロコンピュータを
用いている。 マイクロコンピュータ(以下CPU)は、各プロセスの
タイミングに従い、モータや露光用のランプ制御回路や
帯電・現像用の各高圧電源等の各負荷に所定の出力に対
応した信号を送っている。各負荷の中でも、高圧電源等
では、CPUの信号に応じて高圧電源内の制御回路で出送
を決定しており、露光用のランプ制御回路もランプのオ
ン・オフや所定光量に制御する為に独立した制御回路を
持ち合わせている。 〔発明が解決しようとする課題〕 しかしながら、上述の従来例では、各負荷に独立した
制御回路を要する為にシステムの構成が複雑になり、シ
ステムの信頼性を向上させるのも難しく、システムの小
型化,低コスト化への対応も難しくなってきていた。 また、近年CPUで外部の負荷をも制御しようとする手
法も提案されてきてはいるが、CPU内でのソフトウェア
制御となる為にCPUの処理スピード等の影響を受け、プ
ロセス制御と負荷制御との両者の制御の為にCPU内のソ
フトウェアの負担が大きくなり、システム全体での処理
時間が長くなるので、システム構成には十分の検討を要
していた。 本発明は、このような事情のもとでなされたもので、
CPU内のソフトウェアの負担が比較的小さくて処理時間
が短くてすみ、システムの小型化,低コストへの対応が
容易な電源回路の制御装置を提供することを目的とする
ものである。 〔課題を解決するための手段〕 上記目的を達成するため、本発明では、電源回路の制
御装置を次の(1),(2),(3)のとおりに構成す
る。 (1)電源回路の制御装置において、 上記電源回路に接続される第1の負荷へのアナログ出
力及び第2の負荷の状態を検知するセンサからのアナロ
グ出力を含む複数のアナログ信号を繰り返し入力し、所
定のタイミング信号に従って各アナログ信号を順次選択
して出力する入力手段と、 基準信号を記憶する記憶手段と、 上記記憶手段から出力されるデジタル信号をアナログ
信号に変換する変換手段と、 上記入力手段からのアナログ信号と上記変換手段によ
りアナログ信号に変換された基準信号とを比較し、2値
の信号を出力するコンパレータと、 上記コンパレータからの出力を複数保持するラッチ回
路と、 上記ラッチ回路により保持された、上記センサからの
アナログ信号と上記変換手段からの基準信号との比較結
果を示す2値信号に基づいて、次に上記センサからのア
ナログ信号と比較すべき新しい基準信号を決定し、上記
記憶手段へ出力する演算手段と、 を有し、上記演算手段は、上記センサからのアナログ信
号と上記変換手段からの基準信号との逐次比較により、
基準信号の値が上記センサからのアナログ信号の値に最
も近づくように基準信号の値を決定するものであり、 上記ラッチ回路は、上記入力手段が上記第1の負荷へ
のアナログ出力を選択している場合に、上記ラッチ回路
に保持された2値信号を制御信号として上記電源回路へ
出力し、上記入力手段が上記センサからのアナログ信号
を選択している場合に、上記ラッチ回路に保持された2
値信号を上記演算手段へ出力するものであり、 上記記憶手段は、上記演算手段により決定されて基準
信号を上記センサからのアナログ信号を変換したデジタ
ル信号として出力する電源回路の制御装置。 (2)上記コンパレータは、上記入力手段からの信号を
オンオフする第1のスイッチと、上記変換手段からのア
ナログ信号をオンオフする第2のスイッチと、上記第1
のスイッチ及び第2のスイッチにそれぞれ直列に接続さ
れるコンデンサと、上記コンデンサに直列に接続される
インバータと、上記インバータの両端に接続される第3
のスイッチとを有し、上記第1のスイッチ,上記第2の
スイッチ,上記第3のスイッチを所定のタイミングでオ
ンオフすることにより上記入力手段からの信号と上記変
換手段からのアナログ信号とを比較し、2値の信号を出
力するチョッパ型のコンパレータである前記(1)記載
の電源回路の制御装置。 (3)上記記憶手段は、所定のタイミング信号に従っ
て、上記変換手段へ出力する基準信号を選択する前記
(1)記載の電源回路の制御装置。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply circuit control device suitable for controlling a power supply circuit of an image forming apparatus such as a copying machine or a printer. 2. Description of the Related Art Conventionally, image forming apparatuses such as copying machines and printers use a microcomputer as a process sequence control unit. A microcomputer (hereinafter referred to as a CPU) sends a signal corresponding to a predetermined output to each load such as a motor, a lamp control circuit for exposure, and a high-voltage power supply for charging and developing in accordance with the timing of each process. Among the loads, in the high-voltage power supply, etc., the control circuit in the high-voltage power supply determines the sending and receiving according to the signal of the CPU, and the lamp control circuit for exposure also controls the lamp on / off and the predetermined light amount. Has an independent control circuit. [Problems to be Solved by the Invention] However, in the above-described conventional example, the configuration of the system is complicated because an independent control circuit is required for each load, and it is difficult to improve the reliability of the system. It has also become difficult to respond to cost reductions. In recent years, a method of controlling an external load by a CPU has also been proposed.However, since software control is performed in the CPU, processing control and load control are affected by the processing speed of the CPU. Because the control of both controls the load on the software in the CPU and increases the processing time of the entire system, the system configuration must be fully examined. The present invention has been made under such circumstances,
It is an object of the present invention to provide a control device for a power supply circuit in which the load on software in a CPU is relatively small, the processing time is short, and the system can be reduced in size and cost can be easily reduced. [Means for Solving the Problems] In order to achieve the above object, according to the present invention, a control device for a power supply circuit is configured as described in (1), (2), and (3) below. (1) In a control device for a power supply circuit, a plurality of analog signals including an analog output to a first load connected to the power supply circuit and an analog output from a sensor for detecting a state of the second load are repeatedly input. Input means for sequentially selecting and outputting each analog signal according to a predetermined timing signal; storage means for storing a reference signal; conversion means for converting a digital signal output from the storage means to an analog signal; A comparator for comparing an analog signal from the means with a reference signal converted to an analog signal by the conversion means and outputting a binary signal; a latch circuit for holding a plurality of outputs from the comparator; Based on the held binary signal indicating the result of comparison between the analog signal from the sensor and the reference signal from the conversion means. Calculating means for determining a new reference signal to be compared with the analog signal from the sensor and outputting the new reference signal to the storage means, wherein the calculating means comprises an analog signal from the sensor and the converting means. By successive comparison with the reference signal from
The value of the reference signal is determined so that the value of the reference signal is closest to the value of the analog signal from the sensor. The latch circuit is configured such that the input means selects an analog output to the first load. The binary signal held in the latch circuit is output to the power supply circuit as a control signal. When the input means selects an analog signal from the sensor, the binary signal is held in the latch circuit. 2
A control device for a power supply circuit for outputting a value signal to the arithmetic means, wherein the storage means outputs a reference signal determined by the arithmetic means as a digital signal obtained by converting an analog signal from the sensor. (2) The comparator has a first switch for turning on / off a signal from the input means, a second switch for turning on / off an analog signal from the conversion means,
And a capacitor connected in series to the second switch, an inverter connected in series to the capacitor, and a third connected to both ends of the inverter.
A signal from the input means and an analog signal from the conversion means are compared by turning on and off the first switch, the second switch, and the third switch at a predetermined timing. The control device for the power supply circuit according to (1), wherein the control circuit is a chopper-type comparator that outputs a binary signal. (3) The control device for a power supply circuit according to (1), wherein the storage means selects a reference signal to be output to the conversion means according to a predetermined timing signal.

【作用】[Action]

上記(1),(2),(3)の構成により、同一の変
換手段とコンパレータを用いて、電源回路への制御信号
とA/D変換信号を得ることができる。 〔実施例〕 以下本発明を実施例により説明する。 第1図(a)は本発明の第1実施例である制御装置の
ブロック図、第1図(b)は同実施例のコンパレータ1
の回路図、第2図は同実施例のタイミングチャートであ
る。 第1図(a)において、17は複写機の各電源の出力電
圧及び定着器の温度等の外部入力が入るアナログ入力
端、3はその外部入力を切換えるマルチプレクサである
MPX回路、1はマルチプレクサ3で選択された外部入力
と5のD/A変換器の出力を比較するコンパレータ、4は
コンパレータの出力を保持する複数のラッチ手段からな
るラッチ、8はラッチ手段の一部の出力により所要の外
部入力と比較すべき次の基準電圧を決め、7のセレクタ
を介して6の記憶手段,=ランダムアクセスメモリであ
るRAMに出力する演算器であり、2はコンパレータ1,マ
ルチプレクサ3,ラッチ4,RAM6,セレクタ7,9,11のレジス
タA,レジスタBの各タイミングを司るタイミング・ジェ
ネレータで、クロックであるCLKにより各タイミング信
号が作られる。16はCPUのバスであり、CPUと各レジスタ
A,B,C9〜11の間のデータのやりとりを行うためのもので
ある。12〜15はラッチ手段の一部に設けられた制御出力
端である。 この第1実施例の制御装置には、PWM制御回路として
の動作と、A/D変換器としての動作の2種類のモードが
ある。 PWM制御部は、コンパレータ1、基準電圧発生器とし
てのD/A変換器5、D/A変換用データをもつRAM6、外部回
路のアナログ出力値を切換えて入力するMPX回路3、コ
ンパレータの結果を保持するラッチ4から構成されてい
る。なお、PWM制御回路は、ラッチ4の後に不図示のパ
ルス幅変調器を接続することで完結する。 A/D変換部は、コンパレータ1,D/A変換器5,数値変換を
行う演算器8,D/A変換用データをもつRAM6,A/D変換する
所要の外部入力を選択するMPX回路3で構成されてい
る。 先ず、PWM制御の動作を第2図を参照しながら説明す
る。 タイミング・ジェネレータ2により、比較値となる外
部のアナログ検出データを入力するように、MPX回路3
を切換える。次にSW1とSW3をオン、SW2をオフすること
で、MPX回路3により選択された検出値をコンパレータ
1へ入力する。同時に比較基準のデータをRAM6上のD/A
変換テーブルより選択し、D/A変換器5にセットする。
次にSW2をオン、SW1とSW3をオフすることで、MPX回路3
により選択された値と比較基準のD/A変換値を比較して
結果は、ラッチアドレスに従いラッチ4の適宜のラッチ
手段に保持する。このラッチ手段の信号は、PWM用制御
信号として出力端12〜15より不図示の各電源の制御回路
へ出力される。 次にA/D変換の動作を説明する。 MPX回路3で選択されたアナログ入力とD/A変換器5に
よる基準電圧をコンパレータ1で比較し、この結果を基
に入力と比較すべき次の基準電圧を演算器8により決
め、アナログ入力と比較していく。このような比較をD/
A変換器5による基準電圧が、入力アナログ入力値に最
も近づくまで最上位ビットから最下位ビットまでを演算
器8により決定していく。この逐次比較の結果はRAM6に
設けたアナログ−デジタル変換の出力端よりレジスタB
に送られる。 本実施例の制御装置とCPUとのデータの受渡は、各レ
ジスタ9〜11(レジスタA,レジスタB,レジスタC)を介
して行う。レジスタAはD/A変換テーブル上に、データ
をセットするためのレジスタであり、レジスタBはA/D
変換の結果をCPU・BUS上に読み出すためのレジスタであ
り、レジスタCはA/D・D/A変換動作等の状態設定とRAM
6,MPX回路3,ラッチ4などの各アドレス設定を行うレジ
スタである。 以上のように本実施例の制御装置は、PWM制御回路と
しての動作と、A/D変換器としての動作の2種類のモー
ドを持ち、且つ各動作のタイミングは、タイミング・ジ
ェネレータで行われ、CPU・BUS間のデータのやりとり
は、各レジスタを介して行われる。 なお、コンパレータ1として第1図(b)に示す電荷
平衡型コンパレータを用いているが、これに限らず、通
常のアナログコンパレータを用いることができる。 第3図は、第1実施例装置を複写機に用いた応用例を
示すブロック図である。図中、Iは2点鎖線内が第1実
施例の制御装置である。 複写機内には、第3図に示すように、定着器II,露光
用ランプIII,現像器IV,帯電器V,各種電子回路やソレノ
イド等負荷に供給されるDC電源VIなど様々な要素を持ち
合わせている。このため、各要素を制御する為には第3
図で示されるようなブロック構成が考えられる。 ブロックIは、複写機のシーケンスコントローラと同
一のチップ内で構成されており、シーケンスコントロー
ラとして利用されるCPUとは、前述のように、レジスタ
9〜11を介して、様々な情報のやりとりを行っている。
ブロックIの制御装置の出力12〜15の2値信号に対応し
て上記各要素の制御回路が動作し、各要素の検出結果
は、ブロックIのマルチプレクサ回路3のアナログ入力
端17へ外部入力として印加され、フィードバックループ
が構成される。定着器IIの温度検出力はブロックIの制
御装置でA/D変換され、CPUへ送られる。 このようにして、複写機の各要素の制御、即ち、定着
器の温度制御a、露光用ランプの光量制御b、現像温度
調整用の現像高圧電源の定電圧制御c、帯電用高圧電源
の定電流制御d、電子回路やソレノイドを駆動する低圧
電源用の定電圧制御eが共通の制御装置で行うことがで
き、又所要の一部のアナログ検出信号は同じ制御装置で
A/D変換される。 よって、このブロックIの制御装置は、複写機の小型
化,低コスト化に寄与できる。また、CPUの制御は、同
制御装置に関しては、レジスタ9〜10の書込み,読取り
だけなので、ソフトウェアの負担が比較的小さくてす
む。 第1実施例は、複写機等のように多くの制御対象があ
る場合を前提としている。このため、外部入力には、マ
ルチプレクサを付加しているが、基本的にはマルチプレ
クサがない系でも同様な構成が可能である。 第4図は、その例を示す第2実施例のブロック図であ
り、第5図は、同実施例のタイミングチャートである。 本実施例では、アナログ入力端17の外部入力と、D/A
変換器5からの比較基準のD/A変換値とをコンパレータ
1で比較してその出力をラッチ4でラッチし、制御出力
端12より制御信号として出力する、或は、アナログ入力
端17の外部入力と、ラッチ4の他の出力により演算器8
で決められた基準電圧とをコンパレータ1で逐次比較
し、RAM6より外部入力のA/D変換信号として出力するこ
とができる。 上述の第1実施例及び第2実施例では、演算器8を用
いて逐次比較のための基準電圧を準備し、A/D変換をCPU
の制御によらずローカルに行っているが、制御装置内に
演算器を用いず、CPUのプログラム制御により逐次比較
のための基準電圧を準備しA/D変換を行ってもよい。 第6図はその例を示す第3実施例のブロック図であ
る。 本実施例では、外部のD/A変換テーブルから選択され
たデータは、CPU BUS16,レジスタAを介してD/A変換器
5にセットされ、このデータをD/A変換した比較基準の
アナログ値と、マルチプレクサ3で選択された外部入力
がアナログコンパレータ1で比較され、比較出力はラッ
チ4にラッチされ、制御出力端12〜15より制御信号とし
て出力される。 又、ラッチ4の他の出力端よりの信号はレジスタ10を
介してCPUに送られ、CPUのプログラム制御により、外部
入力と比較すべき次の基準電圧が選択され、CPU BUS,
レジスタ9,D/A変換器5を介してアナログコンパレータ
1に送られ、ここでマルチプレクサ3で選択された所要
の外部入力と比較され、このようにして逐次比較が行わ
れA/D変換が行われる。 本実施例によれば、CPUのソフトウェアの負担は、第
1実施例より多少大きくなるものの、制御を全てソフト
ウェアで行うものに比し小さくてすむ。 なお、本実施例についても、第2実施例と同様に、マ
ルチプレクサ3を用いず、外部入力を直接コンパレータ
に印加する変形が可能である。 〔発明の効果〕 以上説明したように、本発明によれば、適用される装
置のCPUのソフトウェアにおける負担が比較的小さくて
処理時間が短くてすみ、又、一個の制御装置で制御出力
と、A/D変換出力を得ることができるので、適用される
装置の小型化,低コスト化に寄与できる。
With the configurations (1), (2), and (3), a control signal and an A / D conversion signal to the power supply circuit can be obtained using the same conversion unit and comparator. EXAMPLES Hereinafter, the present invention will be described with reference to Examples. FIG. 1A is a block diagram of a control device according to a first embodiment of the present invention, and FIG. 1B is a comparator 1 of the same embodiment.
FIG. 2 is a timing chart of the embodiment. In FIG. 1 (a), reference numeral 17 denotes an analog input terminal to which an external input such as an output voltage of each power supply of a copying machine and a temperature of a fixing device is inputted, and 3 denotes a multiplexer for switching the external input.
An MPX circuit, 1 is a comparator for comparing the external input selected by the multiplexer 3 with the output of the 5 D / A converter, 4 is a latch comprising a plurality of latch means for holding the output of the comparator, and 8 is one of the latch means. An arithmetic unit which determines the next reference voltage to be compared with a required external input from the output of the section and outputs it to a storage means of 6 via a selector of 7 to a RAM which is a random access memory. The timing generator controls the timings of the multiplexer 3, the latch 4, the RAM 6, and the registers A and B of the selectors 7, 9, and 11. Each timing signal is generated by the clock CLK. 16 is a CPU bus, which is connected to the CPU and each register.
It is for exchanging data among A, B, and C9-11. Reference numerals 12 to 15 are control output terminals provided in a part of the latch means. The control device of the first embodiment has two modes, an operation as a PWM control circuit and an operation as an A / D converter. The PWM control unit includes a comparator 1, a D / A converter 5 as a reference voltage generator, a RAM 6 having D / A conversion data, an MPX circuit 3 for switching and inputting an analog output value of an external circuit, and a result of the comparator. It comprises a latch 4 for holding. The PWM control circuit is completed by connecting a pulse width modulator (not shown) after the latch 4. The A / D converter is composed of a comparator 1, a D / A converter 5, an arithmetic unit 8 for performing numerical conversion, a RAM 6 having D / A conversion data, and an MPX circuit 3 for selecting a required external input for A / D conversion. It is composed of First, the operation of the PWM control will be described with reference to FIG. The MPX circuit 3 is configured to input external analog detection data serving as a comparison value by the timing generator 2.
Switch. Next, by turning on SW1 and SW3 and turning off SW2, the detection value selected by the MPX circuit 3 is input to the comparator 1. At the same time, the comparison reference data is
The data is selected from the conversion table and set in the D / A converter 5.
Next, by turning on SW2 and turning off SW1 and SW3, the MPX circuit 3
Is compared with the D / A conversion value of the comparison reference, and the result is held in an appropriate latch means of the latch 4 according to the latch address. The signal of the latch means is output from the output terminals 12 to 15 to the control circuit of each power supply (not shown) as a PWM control signal. Next, the operation of A / D conversion will be described. The analog input selected by the MPX circuit 3 is compared with the reference voltage by the D / A converter 5 by the comparator 1. Based on the result, the next reference voltage to be compared with the input is determined by the arithmetic unit 8, and the analog input and Compare. D /
The arithmetic unit 8 determines the most significant bit to the least significant bit until the reference voltage of the A converter 5 becomes closest to the input analog input value. The result of this successive approximation is stored in the register B from the output terminal of the analog-digital conversion provided in the RAM 6.
Sent to Data transfer between the control device and the CPU according to the present embodiment is performed via the registers 9 to 11 (register A, register B, and register C). Register A is a register for setting data on the D / A conversion table, and register B is A / D
Register C is a register for reading the result of conversion onto CPU / BUS. Register C is used to set the status of A / D / D / A conversion operation etc. and RAM
6, a register for setting each address of the MPX circuit 3, the latch 4, and the like. As described above, the control device of this embodiment has two types of modes, an operation as a PWM control circuit and an operation as an A / D converter, and the timing of each operation is performed by a timing generator. The exchange of data between the CPU and the BUS is performed via each register. Note that the charge-balanced comparator shown in FIG. 1B is used as the comparator 1, but the present invention is not limited to this, and a normal analog comparator can be used. FIG. 3 is a block diagram showing an application example in which the apparatus of the first embodiment is used in a copying machine. In the figure, I indicates the control device of the first embodiment within the two-dot chain line. As shown in Fig. 3, the copier has various elements such as a fixing unit II, an exposure lamp III, a developing unit IV, a charging unit V, a DC power supply VI supplied to various electronic circuits and a load such as a solenoid. ing. Therefore, to control each element, the third
A block configuration as shown in the figure is conceivable. The block I is configured in the same chip as the sequence controller of the copying machine, and exchanges various information with the CPU used as the sequence controller via the registers 9 to 11 as described above. ing.
The control circuit of each element operates in response to the binary signals of the outputs 12 to 15 of the control device of the block I, and the detection result of each element is sent to the analog input terminal 17 of the multiplexer circuit 3 of the block I as an external input. Applied to form a feedback loop. The temperature detection force of the fixing unit II is A / D converted by the control device of the block I and sent to the CPU. In this way, the control of each element of the copying machine, that is, the temperature control a of the fixing unit, the light quantity control b of the exposure lamp, the constant voltage control c of the developing high voltage power supply for adjusting the developing temperature, and the constant voltage control of the charging high voltage power supply. The current control d and the constant voltage control e for the low-voltage power supply for driving the electronic circuit and the solenoid can be performed by a common controller, and some of the required analog detection signals are performed by the same controller.
A / D converted. Therefore, the control device of the block I can contribute to downsizing and cost reduction of the copying machine. In addition, since the control of the CPU involves only writing and reading of the registers 9 to 10 for the control device, the load on software is relatively small. The first embodiment is based on the premise that there are many control targets such as a copying machine. For this reason, although a multiplexer is added to the external input, a similar configuration is basically possible even in a system without a multiplexer. FIG. 4 is a block diagram of a second embodiment showing the example, and FIG. 5 is a timing chart of the second embodiment. In this embodiment, the external input of the analog input terminal 17 and the D / A
The D / A conversion value of the comparison reference from the converter 5 is compared with the comparator 1 and the output is latched by the latch 4 and output as a control signal from the control output terminal 12, or the analog input terminal 17 The operation unit 8 is provided by the input and another output of the latch 4.
Can be successively compared by the comparator 1 with the reference voltage determined by the above, and can be output from the RAM 6 as an externally input A / D conversion signal. In the above-described first and second embodiments, the arithmetic unit 8 is used to prepare a reference voltage for successive comparison, and the A / D conversion is performed by the CPU.
However, the A / D conversion may be performed by preparing a reference voltage for successive comparison by program control of the CPU without using an arithmetic unit in the control device. FIG. 6 is a block diagram of the third embodiment showing the example. In this embodiment, the data selected from the external D / A conversion table is set in the D / A converter 5 via the CPU BUS 16 and the register A, and the analog value of the comparison reference obtained by D / A conversion of the data is set. And the external input selected by the multiplexer 3 are compared by the analog comparator 1, the comparison output is latched by the latch 4, and output from the control output terminals 12 to 15 as a control signal. The signal from the other output terminal of the latch 4 is sent to the CPU via the register 10, and the next reference voltage to be compared with the external input is selected by the program control of the CPU.
The signal is sent to the analog comparator 1 via the register 9 and the D / A converter 5, where it is compared with a required external input selected by the multiplexer 3. In this way, successive comparison is performed and A / D conversion is performed. Will be According to the present embodiment, the load on the software of the CPU is slightly larger than that of the first embodiment, but is smaller than that in which all the control is performed by software. Note that, similarly to the second embodiment, a modification in which the external input is directly applied to the comparator without using the multiplexer 3 is also possible in the present embodiment. [Effects of the Invention] As described above, according to the present invention, the load on the software of the CPU of the applied device is relatively small, the processing time can be short, and the control output can be achieved with one control device, Since an A / D conversion output can be obtained, it is possible to contribute to miniaturization and cost reduction of an applied device.

【図面の簡単な説明】[Brief description of the drawings]

第1図(a)は第1実施例のブロック図、第1図(b)
はコンパレータの回路図、第2図は第1実施例のタイミ
ングチャート、第3図は応用例のブロック図、第4図は
第2実施例のブロック図、第5図は同実施例のタイミン
グチャート、第6図は第3実施例のブロック図である。 1……コンパレータ 4……ラッチ 5……D/A変換器 6……RAM 8……演算器 12〜15……制御出力端 17……アナログ入力端
FIG. 1A is a block diagram of the first embodiment, and FIG.
Is a circuit diagram of a comparator, FIG. 2 is a timing chart of the first embodiment, FIG. 3 is a block diagram of an application example, FIG. 4 is a block diagram of the second embodiment, and FIG. 5 is a timing chart of the same embodiment. FIG. 6 is a block diagram of the third embodiment. 1 Comparator 4 Latch 5 D / A converter 6 RAM 8 Arithmetic unit 12 to 15 Control output terminal 17 Analog input terminal

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】電源回路の制御装置において、 上記電源回路に接続される第1の負荷へのアナログ出力
及び第2の負荷の状態を検知するセンサからのアナログ
出力を含む複数のアナログ信号を繰り返し入力し、所定
のタイミング信号に従って各アナログ信号を順次選択し
て出力する入力手段と、 基準信号を記憶する記憶手段と、 上記記憶手段から出力されるデジタル信号をアナログ信
号に変換する変換手段と、 上記入力手段からのアナログ信号と上記変換手段により
アナログ信号に変換された基準信号とを比較し、2値の
信号を出力するコンパレータと、 上記コンパレータからの出力を複数保持するラッチ回路
と、 上記ラッチ回路により保持された、上記センサからのア
ナログ信号と上記変換手段からの基準信号との比較結果
を示す2値信号に基づいて、次に上記センサからのアナ
ログ信号と比較すべき新しい基準信号を決定し、上記記
憶手段へ出力する演算手段と、 を有し、上記演算手段は、上記センサからのアナログ信
号と上記変換手段からの基準信号との逐次比較により、
基準信号の値が上記センサからのアナログ信号の値に最
も近づくように基準信号の値を決定するものであり、 上記ラッチ回路は、上記入力手段が上記第1の負荷への
アナログ出力を選択している場合に、上記ラッチ回路に
保持された2値信号を制御信号として上記電源回路へ出
力し、上記入力手段が上記センサからのアナログ信号を
選択している場合に、上記ラッチ回路に保持された2値
信号を上記演算手段へ出力するものであり、 上記記憶手段は、上記演算手段により決定されて基準信
号を上記センサからのアナログ信号を変換したデジタル
信号として出力することを特徴とする電源回路の制御装
置。
1. A control device for a power supply circuit, wherein a plurality of analog signals including an analog output to a first load connected to the power supply circuit and an analog output from a sensor for detecting a state of the second load are repeated. Input means for inputting and sequentially selecting and outputting each analog signal according to a predetermined timing signal; storage means for storing a reference signal; conversion means for converting a digital signal output from the storage means to an analog signal; A comparator for comparing an analog signal from the input means with a reference signal converted to an analog signal by the conversion means and outputting a binary signal; a latch circuit for holding a plurality of outputs from the comparator; A binary signal indicating the result of comparison between the analog signal from the sensor and the reference signal from the conversion means, held by the circuit; And calculating means for determining a new reference signal to be compared with the analog signal from the sensor, and outputting the new reference signal to the storage means, wherein the calculating means includes the analog signal from the sensor and the analog signal from the sensor. By successive comparison with the reference signal from the conversion means,
The value of the reference signal is determined so that the value of the reference signal is closest to the value of the analog signal from the sensor. The latch circuit is configured such that the input means selects an analog output to the first load. The binary signal held in the latch circuit is output to the power supply circuit as a control signal. When the input means selects an analog signal from the sensor, the binary signal is held in the latch circuit. The storage means outputs the binary signal to the arithmetic means, and the storage means outputs a reference signal determined by the arithmetic means as a digital signal obtained by converting an analog signal from the sensor. Circuit control device.
【請求項2】上記コンパレータは、上記入力手段からの
信号をオンオフする第1のスイッチと、上記変換手段か
らのアナログ信号をオンオフする第2のスイッチと、上
記第1のスイッチ及び第2のスイッチにそれぞれ直列に
接続されるコンデンサと、上記コンデンサに直列に接続
されるインバータと、上記インバータの両端に接続され
る第3のスイッチとを有し、上記第1のスイッチ,上記
第2のスイッチ,上記第3のスイッチを所定のタイミン
グでオンオフすることにより上記入力手段からの信号と
上記変換手段からのアナログ信号とを比較し、2値の信
号を出力するチョッパ型のコンパレータであることを特
徴とする請求項1記載の電源回路の制御装置。
A second switch for turning on and off a signal from the input means; a second switch for turning on and off an analog signal from the conversion means; and a first switch and a second switch. , A capacitor connected in series with the capacitor, an inverter connected in series with the capacitor, and a third switch connected to both ends of the inverter. The first switch, the second switch, A chopper-type comparator which outputs a binary signal by comparing a signal from the input means with an analog signal from the conversion means by turning on and off the third switch at a predetermined timing. The control device for a power supply circuit according to claim 1.
【請求項3】上記記憶手段は、所定のタイミング信号に
従って上記変換手段へ出力する基準信号を選択すること
を特徴とする請求項1記載の電源回路の制御装置。
3. The control device for a power supply circuit according to claim 1, wherein said storage means selects a reference signal to be output to said conversion means according to a predetermined timing signal.
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