JP2821606B2 - Buffer circuit - Google Patents
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Description
【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、前段回路からの差動入力信号を後段回路に
伝送するバッファ回路に関し、特に、PNP型トランジス
タを用いて相反入力信号に対する差動出力信号を出力す
るバッファ回路に関する。Description: BACKGROUND OF THE INVENTION A. Field of the Invention The present invention relates to a buffer circuit for transmitting a differential input signal from a pre-stage circuit to a post-stage circuit, and particularly to a differential output for a reciprocal input signal using a PNP transistor. The present invention relates to a buffer circuit that outputs a signal.
Ｂ 発明の概要 本発明は、前段回路からの差動入力信号に対する差動
出力信号を後段回路に伝送するバッファ回路において、
差動入力信号が各ベースに供給される一対のPNP型トラ
ンジスタの各コレクタをそれぞれ抵抗を介してダイオー
ドに共通接続するととともに、PNP型トランジスタの各
ベースを他方のコレクタにそれぞれコンデンサを介して
接続することによって、PNP型トランジスタにて高速動
作に適したバッファ回路を実現したものである。B SUMMARY OF THE INVENTION The present invention relates to a buffer circuit for transmitting a differential output signal corresponding to a differential input signal from a preceding circuit to a subsequent circuit,
Differential input signals are supplied to each base.The collectors of a pair of PNP transistors are commonly connected to a diode via a resistor, and each base of the PNP transistor is connected to the other collector via a capacitor. As a result, a buffer circuit suitable for high-speed operation is realized with PNP transistors.
Ｃ 従来の技術 従来より、第３図に示すようにNPN型トランジスタ（Q
1）〜（Q10）を用いて構成したTTL出力回路が知られて
いる。C Conventional technology Conventionally, as shown in FIG. 3, an NPN transistor (Q
1) ~ (Q 10) TTL output circuit using the are known.
このTTL出力回路は、ECLレベルの信号をTTLレベルの
信号にレベル変換して出力するものであって、ECLレベ
ルの差動入力信号の供給される信号入力端子（IN1），
（IN2）が入力段を構成している１対のNPN型トランジス
タ（Q1），（Q2）の各ベースに接続されている。上記入
力段の１対のNPN型トランジスタ（Q1），（Q2）は、各
エミッタが定電流源（I1）に共通接続され、各コレクタ
がそれぞれ次段のNPN型トランジスタ（Q3），（Q4）の
各ベースに接続されているとともに抵抗（R1），（R2）
を介して正電源ラインに接続されており、上記差動入力
信号に応答する差動増幅回路を構成している。This TTL output circuit converts an ECL level signal into a TTL level signal and outputs the signal. The signal input terminal (IN 1 ) to which an ECL level differential input signal is supplied,
(IN 2 ) is connected to each base of a pair of NPN transistors (Q 1 ) and (Q 2 ) constituting the input stage. In the pair of NPN transistors (Q 1 ) and (Q 2 ) of the input stage, each emitter is commonly connected to a constant current source (I 1 ), and each collector is an NPN transistor (Q 3 ) of the next stage. , (Q 4 ) and resistors (R 1 ), (R 2 )
, And is connected to a positive power supply line to form a differential amplifier circuit that responds to the differential input signal.
上記NPN型トランジスタ（Q3），（Q4）は、各コレク
タが正電源ラインに接続され、また、各エミッタが各定
電流源（I2），（I3）に接続されているとともに次段の
NPN型トランジスタ（Q5），（Q6）の各ベースに接続さ
れており、上記NPN型トランジスタ（Q1），（Q2）によ
る差動出力信号を上記NPN型トランジスタ（Q5），
（Q6）の各ベースに与えるエミッタホロワ回路を構成し
ている。In the above NPN transistors (Q 3 ) and (Q 4 ), each collector is connected to the positive power supply line, each emitter is connected to each constant current source (I 2 ), (I 3 ), and Corrugated
NPN-type transistor (Q 5), (Q 6 ) is connected to the bases of the NPN-type transistor (Q 1), (Q 2 ) the differential output signals of the above NPN-type transistor (Q 5),
An emitter-follower circuit is provided to each base of (Q 6 ).
上記NPN型トランジスタ（Q5），（Q6）は、各エミッ
タが定電流源（I4）に共通接続され、また、各コレクタ
がそれぞれ次段のNPN型トランジスタ（Q7），（Q8）の
各ベースに接続されているとともに抵抗（R3），（R4）
を介して正電源ラインに接続されており、上記NPN型ト
ランジスタ（Q3），（Q4）によるエミッタホロワ回路を
介して入力される差動入力信号に応答する差動増幅回路
を構成している。The emitters of the NPN transistors (Q 5 ) and (Q 6 ) are commonly connected to the constant current source (I 4 ), and the collectors are NPN transistors (Q 7 ) and (Q 8 ) And resistors (R 3 ), (R 4 )
To the positive power supply line, and constitutes a differential amplifier circuit that responds to a differential input signal input through an emitter follower circuit by the NPN transistors (Q 3 ) and (Q 4 ). .
上記NPN型トランジスタ（Q7），（Q8）は、各コレク
タが正電源ラインに接続され、また、その一方のNPN型
トランジスタ（Q7）のエミッタが抵抗（R5），（R6）の
直列接続回路を介して接地ラインに接続され、さらに、
他方のNPN型トランジスタ（Q7）のエミッタが抵抗
（R7）を介してNPN型トランジスタ（Q9）のエミッタとN
PN型トランジスタ（Q10）のコレクタとともに信号出力
端子（OUT）に接続されている。上記NPN型トランジスタ
（Q9）は、そのコレクタが正電源ラインに接続され、ま
た、そのベースが上記NPN型トランジスタ（Q8）のエミ
ッタに接続されている。さらに、上記NPN型トランジス
タ（Q10）は、そのエミッタ接地ラインに接続され、ま
た、そのベースが上記抵抗（R5），（R6）の接続中点に
接続されている。The collectors of the NPN transistors (Q 7 ) and (Q 8 ) are connected to a positive power supply line, and the emitter of one of the NPN transistors (Q 7 ) is connected to a resistor (R 5 ) or (R 6 ). Connected to a ground line through a series connection circuit of
The emitter of the other NPN transistor (Q 7 ) is connected to the emitter of the NPN transistor (Q 9 ) through a resistor (R 7 ).
It is connected to the signal output terminal (OUT) together with the collector of the PN transistor (Q 10 ). The NPN transistor (Q 9 ) has a collector connected to the positive power supply line and a base connected to the emitter of the NPN transistor (Q 8 ). Further, the NPN transistor (Q 10 ) is connected to its common emitter line, and its base is connected to the connection point between the resistors (R 5 ) and (R 6 ).
上記信号出力端子（OUT）には、上記信号入力端子（I
N1），（IN2）に供給されるECLレベルの差動入力信号を
上記NPN型トランジスタ（Q7），（Q8），（Q9），
（Q10）によりレベル変換したTTLレベルの出力信号が得
られる。The signal output terminal (OUT) is connected to the signal input terminal (I
N 1), (IN 2) ECL level of the differential input signal the NPN-type transistor is supplied to the (Q 7), (Q 8 ), (Q 9),
TTL level output signal level converted by (Q 10) is obtained.
Ｄ 発明が解決しようとする課題 ところで、上述の如き構成のTTL出力回路では、上記
各NPN型トランジスタ（Q5），（Q6）のコレクタ電圧が
上記正電源ラインの電圧＋VCCから上記NPN型トランジス
タ（Q5）のコレクタに接続された上記NPN型トランジス
タ（Q7）のベース・エミッタ間電圧VBEと上記抵抗
（R5）における降下電圧VR5および出力段の接地ライン
側のNPN型トランジスタ（Q10）のベース・エミッタ間電
圧VBEの和の電圧で規定される約2VFまで相当大きく変化
するので、上記NPN型トランジスタ（Q5），（Q6）のコ
レクタ・エミッタ間が飽和しないように広いダイナミッ
クレンジを確保した設計を行うことが極めて困難であっ
た。Problems D to be Solved by the Invention Incidentally, a TTL output circuit of such a structure described above, each of the NPN transistor (Q 5), said NPN-type collector voltage from the voltage + V CC of the positive power source line (Q 6) transistor (Q 5) the base-emitter voltage V bE and the resistance the ground line side of the NPN transistor of the voltage drop V R5 and an output stage in (R 5) of the collector connected to the said NPN-type transistor (Q 7) of Since the voltage fluctuates considerably up to about 2 V F defined by the sum of the base-emitter voltage V BE of (Q 10 ), the collector-emitter saturation of the NPN transistors (Q 5 ) and (Q 6 ) is saturated. It has been extremely difficult to design a wide dynamic range so as not to avoid it.
そこで、本発明は、上述の如き従来の問題点に鑑み、
上記TTL出力回路における各NPN型トランジスタ（Q5），
（Q6）のコレクタ・エミッタ間が飽和しないように広い
ダイナミックレンジを確保できるようにすることを目的
とし、PNP型トランジスタを用いて高速動作を可能にし
た新規な構成のバッファ回路を提供するものである。Therefore, the present invention has been made in view of the above-described conventional problems,
Each NPN transistor in the TTL output circuit (Q 5),
A buffer circuit with a novel configuration that uses a PNP transistor to enable high-speed operation, with the aim of ensuring a wide dynamic range so that the collector-emitter of (Q 6 ) does not saturate. It is.
Ｅ 課題を解説するための手段 本発明に係るバッファ回路は、上述の目的に達成する
ために、NPNトランジスタにより構成したTTL出力回路の
出力段を駆動する差動増幅回路の前段に設けられるバッ
ファ回路であって、エミッタが抵抗を介して電源ライン
に接続された第１のPNPトランジスタとエミッタが抵抗
を介して上記電源ラインに接続された第２のPNPトラン
ジスタとを備え、上記第１のPNPトランジスタのベース
を上記第２のPNPトランジスタのコレクタにコンデンサ
を介して接続するとともに、上記第２のPNPトランジス
タのベースを上記第１のPNPトランジスタのコレクタに
コンデンサを介して接続し、上記第１のPNPトランジス
タのコレクタをダイオードのカソードに抵抗を介して接
続するとともに、上記第２のPNPトランジスタのコレク
タの上記ダイオードのカソードに抵抗を介して接続し、
上記ダイオードのアノードを接地ラインに接続してな
り、前段回路から上記第１及び第２のPNPトランジスタ
の各ベースに供給される差動入力信号に対する差動出力
信号を上記第１及び第２のPNPトランジスタの各コレク
タから出力することを特徴とする。E Means for Explaining the Problem A buffer circuit according to the present invention is a buffer circuit provided in front of a differential amplifier circuit for driving an output stage of a TTL output circuit constituted by NPN transistors in order to achieve the above object. A first PNP transistor having an emitter connected to a power supply line via a resistor, and a second PNP transistor having an emitter connected to the power supply line via a resistor, wherein the first PNP transistor Is connected to the collector of the second PNP transistor via a capacitor, and the base of the second PNP transistor is connected to the collector of the first PNP transistor via a capacitor. The collector of the transistor is connected to the cathode of the diode via a resistor, and the collector of the second PNP transistor is connected to the Connected through a cathode resistor of diode,
An anode of the diode is connected to a ground line, and a differential output signal corresponding to a differential input signal supplied from a preceding circuit to each base of the first and second PNP transistors is supplied to the first and second PNP transistors. The output is provided from each collector of the transistor.
Ｆ 作用 本発明に係るバッファ回路では、差動入力信号が各ベ
ースに供給される一対のPNP型トランジスタの各ベース
を他方のコレクタにそれぞれコンデンサを介して接続し
たことにより、瞬時的な応答は上記コンデンサにてなさ
れ、直流的には上記一対のPNP型トランジスタにて信号
伝送が行われる。また、上記一対のPNP型トランジスタ
の各コレクタがそれぞれ抵抗を介して共通接続されたダ
イオードによって、上記各PNP型トランジスタの温度補
償がなされるとともに、上記各PNP型トランジスタの各
コレクタからの差動出力信号の信号レベルが規定され
る。F Function In the buffer circuit according to the present invention, each base of a pair of PNP transistors, to which a differential input signal is supplied to each base, is connected to the other collector via a capacitor. The signal transmission is performed by a capacitor, and the signal is transmitted by the pair of PNP transistors on a DC basis. Further, the diodes of the collectors of the pair of PNP transistors are connected in common via respective resistors, so that the temperature of the PNP transistors is compensated and the differential output from the collectors of the PNP transistors is obtained. The signal level of the signal is defined.
Ｇ 実施例 以下、本発明に係るバッファ回路の一実施例につい
て、図面に従い詳細に説明する。G. Embodiment Hereinafter, an embodiment of the buffer circuit according to the present invention will be described in detail with reference to the drawings.
第１図に示す実施例は、本発明を上述の第３図に示し
た従来のTTL出力回路に適用したもので、上記TTL出力回
路における上記NPN型トランジスタ（Q3），（Q4）段と
次段のNPN型トランジスタ（Q5），（Q6）段との間に本
発明に係るバッファ回路（10）が設けられている。In the embodiment shown in FIG. 1, the present invention is applied to the conventional TTL output circuit shown in FIG. 3, and the NPN transistors (Q 3 ) and (Q 4 ) in the TTL output circuit are used. next stage of the NPN transistor (Q 5), a buffer circuit according to the present invention between the (Q 6) stage (10) is provided with.
この実施例のバッファ回路（10）は、上記NPN型トラ
ンジスタ（Q4）のエミッタにベースが接続されるととも
に上記NPN型トランジスタ（Q6）のベースに各コレクタ
が接続されたPNP型トランジスタ（QA）と、上記NPN型ト
ランジスタ（Q3）のエミッタにベースが接続されるとと
もに上記NPN型トランジスタ（Q5）のベースに各コレク
タが接続されたPNP型トランジスタ（QB）を備えてい
る。上記PNP型トランジスタ（QA），（QB）は、各コレ
クタがそれぞれ抵抗（RA），（RB）を介してダイオード
（Ｄ）のカソードに共通接続され、また、各エミッタが
それぞれ抵抗（RC），（RD）を介して正電源ラインに接
続され、さらに、上記PNP型トランジスタ（QB）のベー
スがコンデンサ（CA）を介して上記PNP型トランジスタ
（QA）のコレクタに接続されているとともに、上記PNP
型トランジスタ（QA）のベースがコンデンサ（CB）を介
して上記PNP型トランジスタ（QB）のコレクタに接続さ
れている。なお、上記ダイオード（Ｄ）のアノードは、
接地ラインに接続されている。The buffer circuit (10) of this embodiment includes a PNP transistor (Q) having a base connected to the emitter of the NPN transistor (Q 4 ) and a collector connected to the base of the NPN transistor (Q 6 ). in a), but being provided with the above-mentioned NPN transistor (Q 3) emitter the NPN-type transistor with a base connected to the (Q 5) based on the PNP transistor each collector is connected to the (Q B). In the PNP transistors (Q A ) and (Q B ), each collector is commonly connected to the cathode of a diode (D) via a resistor (R A ) and (R B ), and each emitter is connected to a resistor. (R C), the collector of the via (R D) is connected to the positive power supply line, further, the PNP-type transistor (Q a) and base via a capacitor (C a) of the PNP type transistor (Q B) And the above PNP
The base of the transistor (Q A ) is connected to the collector of the PNP transistor (Q B ) via a capacitor (C B ). The anode of the diode (D) is
Connected to ground line.
このような構成のバッファ回路（10）では、上述のTT
L出力回路における上記NPN型トランジスタ（Q3），
（Q4）のエミッタから上記PNP型トランジスタ（QA），
（QB）の各ベースに例えば第２図に示すような差動入力
信号S,が上記PNP型トランジスタ（QA），（QB）の各
ベースに供給されたとすると、上記PNP型トランジスタ
（QA），（QB）が上記差動入力信号S,に応答して差動
的に動作するともに、上記入力信号Ｓの高周波成分が上
記コンデンサ（CA）を介して上記PNP型トランジスタ（Q
B）のコレクタ出力に加算され、また、上記入力信号
の高周波成分が上記コンデンサ（CB）を介して上記PNP
型トランジスタ（QA）のコレクタ出力に加算されて、第
２図に示すような差動出力信号S0,０を上記PNP型トラ
ンジスタ（QA），（QB）の各コレクタから上記NPN型ト
ランジスタ（Q5），（Q6）の各ベースに与えることにな
る。In the buffer circuit (10) having such a configuration, the above-described TT
The NPN transistor at the L output circuit (Q 3),
From the emitter of (Q 4 ), the PNP transistor (Q A )
(Q B) differential input signal S as shown in the base to, for example, a second figure, but the PNP-type transistor (Q A), when a is supplied to the bases of (Q B), the PNP-type transistor ( Q A ) and (Q B ) operate differentially in response to the differential input signal S, and the high-frequency component of the input signal S is transmitted through the capacitor (C A ) to the PNP transistor ( Q
B ) is added to the collector output, and the high-frequency component of the input signal is passed through the capacitor (C B ) to the PNP
Is added to the collector output type transistor (Q A), the differential output signals as shown in FIG. 2 S 0, 0 the PNP-type transistor (Q A), the NPN-type from the collectors of (Q B) This is given to each base of the transistors (Q 5 ) and (Q 6 ).
上記NPN型トランジスタ（Q5），（Q6）は、各ベース
に上記差動入力信号S,の各反転タイミングt1,t2にお
いて上記各コンデンサ（CA），（CB）を介して与えられ
る上記差動入力信号S,の高周波成分によって差動的に
高速反転駆動され、さらに、上記PNP型トランジスタ（Q
A），（QB）を介して各ベース与えられる上記差動入力
信号S,の直流成分によってその動作状態が保持され
る。The NPN transistors (Q 5 ) and (Q 6 ) are connected to the respective bases via the capacitors (C A ) and (C B ) at the respective inversion timings t 1 and t 2 of the differential input signal S. High-speed inversion driving is differentially performed by the high-frequency component of the differential input signal S, and the PNP transistor (Q
The operating state is maintained by the DC component of the differential input signal S, which is given to each base via A ) and (Q B ).
ここで、上記バッファ回路（10）を構成している一対
のPNP型トランジスタ（QA），（QB）は、各コレクタに
それぞれ抵抗（RA），（RB）を介してダイオード（Ｄ）
によって温度補償がなされ、安定した差動増幅動作を行
う。また、上記差動入力信号S,に応じて上記PNP型ト
ランジスタ（QA），（QB）の各コレクタに得られる差動
出力信号S0,０は、上記ダイオード（Ｄ）の順方向電
圧VFにて信号レベルが制限され、必要以上に上昇するこ
とがない。Here, a pair of PNP transistors (Q A ) and (Q B ) constituting the buffer circuit (10) are connected to diodes (D A ) through resistors (R A ) and (R B ), respectively, at their respective collectors. )
Temperature compensation is performed, and a stable differential amplification operation is performed. The differential output signals S 0 , 0 obtained at the respective collectors of the PNP transistors (Q A ), (Q B ) according to the differential input signal S, are the forward voltage of the diode (D). signal level is limited by V F, it does not rise more than necessary.
従って、上記PNP型トランジスタ（QA），（QB）の各
コレクタに得られる差動出力信号S0,０が各ベースに
与えられる上記NPN型トランジスタ（Q5），（Q6）は、
ベース電位が接地ラインの電位から上記ダイオード
（Ｄ）の順方向電圧VFにて規定されるので、コレクタ・
エミッタ間が飽和しないように広いダイナミックレンジ
を確保することができ、しかも、上述のように上記差動
入力信号S,の反転タイミングt1における高周波成分が
上記各コンデンサ（CA），（CB）を介して与えられるの
で、確実に高速反転動作を行うことができる。Accordingly, the NPN transistors (Q 5 ) and (Q 6 ) in which the differential output signals S 0 , 0 obtained at the collectors of the PNP transistors (Q A ) and (Q B ) are applied to the respective bases are
The base potential is defined by the forward voltage V F of the diode (D) from the potential of the ground line, the collector-
It can emitter to ensure a wide dynamic range so as not to saturate, moreover, the differential input signal S, inverted timing t high frequency components above the capacitors in 1 (C A) of as described above, (C B ), The high-speed inversion operation can be reliably performed.
Ｈ 発明の効果 本発明に係るバッファ回路では、差動入力信号が各ベ
ースに供給される一対のPNP型トランジスタの各ベース
を他方のコレクタにそれぞれコンデンサを介して接続し
たことにより、瞬時的な応答は上記コンデンサにてなさ
れ、直流的には上記一対のPNP型トランジスタにて信号
伝送が行われるので、高速動作を行うことができる。し
かも、上記一対のPNP型トランジスタの各コレクタがそ
れぞれ抵抗を介して共通接続されたダイオードによっ
て、上記各PNP型トランジスタの温度補償がなされると
ともに、上記各PNP型トランジスタの各コレクタからの
差動出力信号の信号レベルが規定されるので、安定した
動作特性を得ることができる。H Effect of the Invention In the buffer circuit according to the present invention, each base of a pair of PNP transistors, to which a differential input signal is supplied to each base, is connected to the other collector via a capacitor, so that an instantaneous response is obtained. Is performed by the above-mentioned capacitor, and a signal is transmitted by the pair of PNP transistors in a DC manner, so that high-speed operation can be performed. Moreover, the diodes of the collectors of the pair of PNP transistors are connected in common via respective resistors, thereby compensating for the temperature of the PNP transistors and the differential output from the collectors of the PNP transistors. Since the signal level of the signal is defined, stable operation characteristics can be obtained.
従って、本発明に係るバッファ回路を上述の従来のTT
L出力回路に適用することにより、後段に接続されるNPN
型トランジスタのコレクタ・エミッタ間が飽和しないよ
うに広いダイナミックレンジを確保し、高速動作を確実
に行うことができるようになる。Therefore, the buffer circuit according to the present invention is
NPN connected to the subsequent stage by applying to L output circuit
A wide dynamic range is secured so as not to saturate between the collector and the emitter of the type transistor, and high-speed operation can be performed reliably.
第１図は本発明に係るバッファ回路を適用したTTL出力
回路の回路構成図、第２図は上記バッファ回路の動作を
説明するための模式的な波形図、第３図は従来より知ら
れているTTL出力回路の回路構成図である。 （10）……バッファ回路 （QA），（QB）……PNP型トランジスタ （CA），（CB）……コンデンサ （RA），（RB）……抵抗 （Ｄ）……ダイオードFIG. 1 is a circuit diagram of a TTL output circuit to which a buffer circuit according to the present invention is applied, FIG. 2 is a schematic waveform diagram for explaining the operation of the buffer circuit, and FIG. FIG. 2 is a circuit configuration diagram of a TTL output circuit. (10) Buffer circuit (Q A ), (Q B ) PNP transistor (C A ), (C B ) Capacitor (R A ), (R B ) Resistance (D) diode
Claims (1)
路の出力段を駆動する差動増幅回路の前段に設けられる
バッファ回路であって、 エミッタが抵抗を介して電源ラインに接続された第１の
PNPトランジスタとエミッタが抵抗を介して上記電源ラ
イン接続された第２のPNPトランジスタとを備え、 上記第１のPNPトランジスタのベースを上記第２のPNPト
ランジスタのコレクタにコンデンサを介して接続すると
ともに、上記第２のPNPトランジスタのベースを上記第
１のPNPトランジスタのコレクタにコンデンサを介して
接続し、 上記第１のPNPトランジスタのコレクタをダイオードの
カソードに抵抗を介して接続するとともに、上記第２の
PNPトランジスタのコレクタを上記ダイオードのカソー
ドに抵抗を介して接続し、 上記ダイオードのアノードを接地ラインに接続してな
り、 前段回路から上記第１及び第２のPNPトランジスタの各
ベースに供給される差動入力信号に対する差動出力信号
を上記第１及び第２のPNPトランジスタの各コレクタか
ら出力することを特徴とするバッファ回路。1. A buffer circuit provided before a differential amplifier circuit for driving an output stage of a TTL output circuit constituted by NPN transistors, wherein a first emitter has an emitter connected to a power supply line via a resistor.
A second PNP transistor having a PNP transistor and an emitter connected to the power supply line via a resistor, and connecting a base of the first PNP transistor to a collector of the second PNP transistor via a capacitor; The base of the second PNP transistor is connected to the collector of the first PNP transistor via a capacitor. The collector of the first PNP transistor is connected to the cathode of a diode via a resistor.
The collector of the PNP transistor is connected to the cathode of the diode via a resistor, the anode of the diode is connected to a ground line, and the difference supplied from the preceding circuit to each base of the first and second PNP transistors A buffer circuit for outputting a differential output signal corresponding to a dynamic input signal from each collector of said first and second PNP transistors.
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