JP2508488B2 - Buffer circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、高速の信号を扱う回路等に用いて好適な
バッファ回路に関する。The present invention relates to a buffer circuit suitable for use in a circuit that handles high-speed signals.
この発明は、PNP型トランジスタとNPN型トランジスタ
のコンプリメンタリ・エミッタ・フォロア構成のバッフ
ァ回路において、一対の入力段トランジスタの少なくと
も一方のコレクタに電流検出回路を設け、その出力によ
って対応するトランジスタのエミッタに接続された電流
源を制御することにより、低消費電力で高スルーレート
のバッファ回路を実現するようにしたものである。The present invention provides a complementary emitter-follower configuration buffer circuit of a PNP type transistor and an NPN type transistor, in which a current detection circuit is provided in at least one collector of a pair of input stage transistors, and the output of the current detection circuit connects to the emitter of the corresponding transistor. By controlling the generated current source, a buffer circuit with low power consumption and high slew rate is realized.
高速の信号を扱う回路として例えば第４図に示すよう
なものがある（特開昭59-119908号公報）。これは、エ
ミッタフォロアを構成するPNP型及びNPN型の入力段トラ
ンジスタ（１），（２）のベースを入力端子（３）に共
通接続し、その各出力でSEPP回路を構成するNPN型及びP
NP型の出力段トランジスタ（４），（５）を駆動し、出
力端子（６）に出力を得る回路で、トランジスタ
（１），（２）のエミッタは夫々トランジスタ（４），
（５）のベースに接続されると共に夫々電流源（７），
（８）を介して正の電源端子＋Vcc及び負の電源端子−V
ccに接続され、トランジスタ（１），（２）のコレクタ
は夫々負の電源端子−Vcc及び正の電源端子＋Vccに接続
され、トランジスタ（４），（５）のコレクタは夫々正
の電源端子＋Vcc及び負の電源端子−Vccに接続され、ト
ランジスタ（４），（５）のエミッタは出力端子（６）
に共通接続される。入力端子（３）に印加される入力信
号Vinが急速に立上がった場合、トランジスタ（１）は
オフし、トランジスタ（２）はオンし、トランジスタ
（４）はオンし、トランジスタ（５）はオフの状態とな
る。そして、バイアス用の電流源（７）がトランジスタ
（４）のベース電流と接続点Ｐの浮遊容量（図示せず）
の充電電流を供給することにより接続点Ｐの電位が上昇
し、これに追従して出力端子（６）に得られる出力信号
Voutが上昇する。As a circuit for handling high-speed signals, there is, for example, one shown in FIG. 4 (Japanese Patent Laid-Open No. 59-119908). This is because the bases of PNP-type and NPN-type input stage transistors (1) and (2) that form the emitter follower are commonly connected to the input terminal (3), and the NPN-type and P-type that form the SEPP circuit at each output
A circuit for driving the NP type output stage transistors (4), (5) to obtain an output at the output terminal (6). The emitters of the transistors (1), (2) are the transistors (4),
It is connected to the base of (5) and the current sources (7),
Through (8), positive power supply terminal + Vcc and negative power supply terminal -V
connected to cc, transistor (1), the collector is connected to respective negative power supply terminal -V cc and a positive power supply terminal + V cc of (2), the transistor (4), the collector are each a positive power supply (5) Connected to terminal + V cc and negative power supply terminal -V cc , the emitters of transistors (4) and (5) are output terminals (6)
Commonly connected to. If the input signal V in applied to the input terminal (3) rises rapidly, the transistor (1) is turned off, the transistor (2) is turned on, the transistor (4) is turned on, the transistor (5) It is turned off. The bias current source (7) is a base current of the transistor (4) and a stray capacitance (not shown) at the connection point P.
The potential of the connection point P rises by supplying the charging current to the output signal obtained at the output terminal (6) following this.
V out rises.
ところで第４図の如き構成の従来回路の場合、出力端
子（６）に得られる出力信号Voutの上昇速度を大きくす
るためにはすなわちいわゆるスルーレート（SLEW RAT
E）を大きくするためには電流源（７）の電流量を増や
さなければならず、消費電力が大きくなる欠点があっ
た。つまり高スルーレートと低消費電力を同時に達成す
ることが困難であった。By the way, in the case of the conventional circuit as shown in FIG. 4, in order to increase the rising speed of the output signal V out obtained at the output terminal (6), the so-called slew rate (SLEW RAT
In order to increase E), the amount of current of the current source (7) must be increased, which has the drawback of increasing power consumption. That is, it was difficult to achieve a high slew rate and low power consumption at the same time.
また、入力端子（３）に印加される入力信号Vinの急
速な立下がりについても同様に電流源（８）の電流量を
増やさなければ出力信号Voutの下降速度を大きくでき
ず、高スルーレートを低消費電力を同時に達成すること
は困難であった。In addition, for the rapid fall of the input signal V in applied to the input terminal (3) as well, the falling rate of the output signal V out cannot be increased unless the amount of current of the current source (8) is increased, resulting in a high slew rate. It was difficult to achieve the rate and low power consumption at the same time.
このような欠点は特に出力端子（６）に接続される負
荷が容量負荷の場合に出力段のトランジスタ（４），
（５）のベースに大電流が流れたるため顕著である。Such a defect is caused especially when the load connected to the output terminal (6) is a capacitive load, the transistor (4) at the output stage,
This is remarkable because a large current flows through the base of (5).
この発明は斯る点に鑑みてなされたもので、高スルー
レートと低消費電力を同時に達成することができるバッ
ファ回路を提供するものである。The present invention has been made in view of the above circumstances, and provides a buffer circuit capable of simultaneously achieving a high slew rate and low power consumption.
この発明によるバッファ回路は、入力端子（３）にベ
ースが共通に接続されたPNP型の第１のトランジスタ
（１）及びNPN型の第２のトランジスタ（２）と、出力
端子（６）にエミッタが共通に接続されたNPN型の第３
のトランジスタ（４）及びPNP型の第４のトランジスタ
（５）とを備え、第１のトランジスタ（１）のエミッタ
は第１の電流源（７）と第３のトランジスタ（４）のベ
ースに接続され、第２のトランジスタ（２）のエミッタ
は第２の電流源（８）と第４のトランジスタ（５）のベ
ースに接続され、第１及び第２のトランジスタ（1,2）
の少なくとも一方のコレクタに電流検出回路（９）を設
け、その出力によって対応するトランジスタ（１又は
２）のエミッタに接続された電流源（７又は８）を制御
するように構成している。The buffer circuit according to the present invention includes a PNP type first transistor (1) and an NPN type second transistor (2) whose bases are commonly connected to an input terminal (3) and an emitter at an output terminal (6). 3rd of NPN type connected in common
Transistor (4) and PNP type fourth transistor (5), the emitter of the first transistor (1) being connected to the bases of the first current source (7) and the third transistor (4). The emitter of the second transistor (2) is connected to the bases of the second current source (8) and the fourth transistor (5), and the first and second transistors (1,2)
A current detection circuit (9) is provided in at least one of the collectors, and its output controls the current source (7 or 8) connected to the emitter of the corresponding transistor (1 or 2).
第１のトランジスタ（１）及び第２のトランジスタ
（２）の少なくとも一方のコレクタに電流検出回路
（９）を設け、その出力によって対応するトランジスタ
（１）又は（２）のエミッタに接続された電流源（７）
又は（８）を制御する。すなわち、例えば入力端子
（３）に印加される入力信号Vinが急速に立上がった場
合第１のトランジスタ（１）がオフしようとしてそのコ
レクタ電流が減少する。これを電流検出回路（９）で検
出して電流源（７）の電流量を増大させトランジスタ
（１）がオフの状態にならないようにする。また、入力
端子（３）に印加される入力信号Vinが急速に立下がっ
た場合第２のトランジスタ（２）がオフしようとしてそ
のコレクタ電流が減少する。これを電流検出回路（９）
で検出して電流源（８）の電流量を増大させトランジス
タ（２）がオフの状態にならないようにする。このよう
に、入出力信号の過渡期間のみに電流源（７）又は
（８）の電流量を増大させ、過渡期間以外の期間には通
常のバイアス電流を流すので、低消費電力で高スルーレ
ートが実現できる。A current detection circuit (9) is provided in the collector of at least one of the first transistor (1) and the second transistor (2), and the current connected to the emitter of the corresponding transistor (1) or (2) by its output. Source (7)
Alternatively, (8) is controlled. That is, the collector current decreases trying first transistor (1) is off when the input signal V in applied example to an input terminal (3) rose rapidly. This is detected by the current detection circuit (9) to increase the current amount of the current source (7) so that the transistor (1) is not turned off. Also, the collector current decreases when the input signal V in applied to the input terminal (3) is rapidly fall of the second transistor (2) is trying to turn off. This is the current detection circuit (9)
Then, the current amount of the current source (8) is increased to prevent the transistor (2) from being turned off. In this way, the current amount of the current source (7) or (8) is increased only during the transient period of the input / output signal, and the normal bias current is passed during the period other than the transient period, so that the power consumption is low and the slew rate is high. Can be realized.
以下、この発明の一実施例を第１図〜第３図に基づい
て詳しく説明する。An embodiment of the present invention will be described below in detail with reference to FIGS.
第１図は本実施例の回路構成を示すもので、同図にお
いて、第４図と対応する部分には同一符号を付し、その
詳細説明は省略する。FIG. 1 shows a circuit configuration of the present embodiment. In FIG. 1, parts corresponding to those in FIG. 4 are denoted by the same reference numerals, and detailed description thereof will be omitted.
本実施例では低消費電力で例えば出力立上がりのスル
ーレートを改善しようとする場合で、トランジスタ
（１）のコレクタ電流を検出するための電流検出回路
（９）をトランジスタ（１）のコレクタに設ける。そし
てこの電流検出回路（９）の出力で電流源（７）を制御
する。例えばいま入力端子（３）に印加される入力信号
Vinが急速に立上がった場合、トランジスタ（１）がオ
フ状態になろうとする。従ってトランジスタ（１）のコ
レクタ電流が減少する。これを電流検出器回路（９）を
用いて検出し、その検出出力により電流源（７）の電流
量を増大させ、トランジスタ（１）がオフの状態になら
ないようにする。すると、接続点Ｐの電位が入力信号V
inに追従して変化し、これに出力信号Voutも追従して変
化し、この結果出力信号Voutの上昇速度が早くなり、ス
ルーレートが高くなる。ここでスルーレートはΔV/Δｔ
で表わされ、ΔＶは出力信号Voutが或る値より別な或る
値まで変化した時の両者間の差電圧、Δｔはその変化に
要した時間である。In the present embodiment, a current detection circuit (9) for detecting the collector current of the transistor (1) is provided in the collector of the transistor (1) in the case of improving the slew rate of the output rise with low power consumption. Then, the current source (7) is controlled by the output of the current detection circuit (9). For example, the input signal applied to the input terminal (3)
If V in rises rapidly, transistor (1) will try to turn off. Therefore, the collector current of the transistor (1) is reduced. This is detected using the current detector circuit (9), and the detected output increases the current amount of the current source (7) so that the transistor (1) is not turned off. Then, the potential of the connection point P changes to the input signal V
to follow the in change, this also changes so as to follow the output signal V out, this increase in speed of the resulting output signal V out is faster, slew rate increases. Here, the slew rate is ΔV / Δt
ΔV is the voltage difference between the two when the output signal V out changes from a certain value to another certain value, and Δt is the time required for the change.
このように本実施例では入出力信号の過渡期間のみに
電流源（７）の電流を増大させ、過渡期間以外の期間は
通常のバイアス電流を流すので、平均して見ると結果的
に低消費電力となり、また出力信号Voutの上昇速度が早
くなり、Δｔが小さくなるので、高スルーレートが得ら
れる。As described above, in the present embodiment, the current of the current source (7) is increased only during the transient period of the input / output signal, and the normal bias current is passed during the period other than the transient period, resulting in low power consumption on average. Since it becomes electric power, the rising speed of the output signal V out becomes faster, and Δt becomes smaller, a high slew rate can be obtained.
なお、第１図の回路において、出力立下がりのスルー
レートを改善しようとする場合には、電流検出回路
（９）をトランジスタ（２）のコレクタ側に設け、その
検出出力により電流源（８）を制御するようにすればよ
い。In order to improve the slew rate of the output fall in the circuit of FIG. 1, a current detection circuit (9) is provided on the collector side of the transistor (2), and the current output (8) is provided by the detection output. Should be controlled.
第２図は第１図の具体回路の一例を示すもので、ここ
では電流源（７）をトランジスタ（71）、抵抗器（7
2），（73）、ダイオード（74）及び電流源（75）で構
成する。そして、トランジスタ（71）のエミッタを抵抗
器（72）を介して正の電源端子＋Vccに接続し、コレク
タを接続点Ｐに接続し、ベースをダイオード（74）のカ
ソードと電流源（75）の接続点に接続し、ダイオード
（74）のアノードを抵抗器（73）を介して正の電源端子
＋Vccに接続する。FIG. 2 shows an example of the specific circuit shown in FIG. 1, in which the current source (7) is connected to a transistor (71) and a resistor (7).
2), (73), diode (74) and current source (75). The emitter of the transistor (71) is connected to the positive power supply terminal + Vcc through the resistor (72), the collector is connected to the connection point P, and the base is the cathode of the diode (74) and the current source (75). The anode of the diode (74) is connected to the positive power supply terminal + Vcc through the resistor (73).
また、電流検出回路（９）を抵抗器（91）、トランジ
スタ（92）及び直流電源（93）で構成する。そして、抵
抗器（91）の一端をトランジスタ（１）のコレクタに接
続すると共にトランジスタ（92）のエミッタに接続し、
他端を負の電源端子−Vccに接続し、トランジスタ（9
2）のコレクタをトランジスタスタ（71）のベースに接
続し、トランジスタ（92）のベースを直流電源（93）に
接続する。Further, the current detection circuit (9) is composed of a resistor (91), a transistor (92) and a DC power source (93). Then, one end of the resistor (91) is connected to the collector of the transistor (1) and to the emitter of the transistor (92),
Connect the other end to the negative power supply terminal −V cc and connect the transistor (9
The collector of 2) is connected to the base of the transistor star (71), and the base of the transistor (92) is connected to the DC power supply (93).
斯る構成において、入力端子（３）に印加される入力
信号Vinが急速に立上がってトランジスタ（１）のコレ
クタ電流が減少したときトランジスタ（92）のエミッタ
側の電位が下がり、トランジスタ（92）のコレクタ電流
が増加する。このトランジスタ（92）のコレクタ電流の
増加によりトランジスタ（71）のベース側の電位が下が
り、トランジスタ（71）のコレクタ電流が増大してトラ
ンジスタ（１）がオフの状態にならないようにする。こ
のことはすなわち入出力信号の過渡期間のみに電流源
（７）の電流量を増大させることであり、これにより低
消費電力で高スルーレートが実現できる。In斯Ru configuration lowers the potential of the emitter of the transistor (92) when the collector current decreases of the input signal V in the transistor rises rapidly applied to the input terminal (3) (1), the transistor (92 ) Collector current increases. The increase in the collector current of the transistor (92) lowers the potential on the base side of the transistor (71), and the collector current of the transistor (71) increases to prevent the transistor (1) from being turned off. This means that the amount of current of the current source (7) is increased only during the transient period of the input / output signal, whereby low power consumption and high slew rate can be realized.
第３図はこの発明の他の実施例を示すもので、本実施
例では低消費電力で出力立上がり及び出力立下がりの両
方のスルーレートを改善しようとする場合である。回路
構成としては入出力信号の立上がりに対しては第２図と
同様の回路構成とすればよく、また入出力信号の立下が
りに対しては第２図と対称的な回路構成とすればよい。
そのために、トランジスタ（２）のエミッタをトランジ
スタ（71′）のコレクタ−エミッタ路及び抵抗器（7
2′）を介して負の電源端子−Vccに接続し、トランジス
タ（71′）のベースをダイオード（74′）及び抵抗器
（73′）を介して負の電源端子−Vccに接続すると共に
抵抗器（10）を介してトランジスタ（92）のベースに接
続する。FIG. 3 shows another embodiment of the present invention. This embodiment is a case where the slew rate of both the output rise and the output fall is to be improved with low power consumption. As for the circuit configuration, the circuit configuration similar to that of FIG. 2 may be used for the rise of the input / output signal, and the circuit configuration symmetrical to that of FIG. 2 may be used for the fall of the input / output signal. .
To that end, the emitter of the transistor (2) is connected to the collector-emitter path of the transistor (71 ') and the resistor (7
2 ') through a connecting to the negative supply terminal -V cc, transistor (71' connected to the negative supply terminal -V cc through) based diode (74 ') and a resistor (73') It is also connected to the base of the transistor (92) through the resistor (10).
また、トランジスタ（２）のコレクタを抵抗器（9
1′）を介して正の電源端子＋Vccに接続すると共にトラ
ンジスタ（92′）のエミッタに接続し、トランジスタ
（92′）のコレクタをトランジスタ（71′）のベースに
接続し、トランジスタ（92′）のベースを抵抗器（11）
を介してトランジスタ（92）のベースに接続すると共に
抵抗器（12）を介してトランジスタ（71）のベースに接
続する。In addition, the collector of the transistor (2) is connected to the resistor (9
1 ') is connected to the positive power supply terminal + Vcc and is also connected to the emitter of the transistor (92'), the collector of the transistor (92 ') is connected to the base of the transistor (71'), and the transistor (92 ') is connected. ) Base resistors (11)
To the base of the transistor (92) and via the resistor (12) to the base of the transistor (71).
いま、入力端子（３）に印加される入力信号Vinが急
速に立上がった場合、トランジスタ（１）がオフの状態
になろうとするので、そのコレクタ電流が減少しトラン
ジスタ（92）のエミッタ側の電位が下がる。これにより
トランジスタ（92）のコレクタ電流が増加し、トランジ
スタ（71）のベース側の電位が下がり、トランジスタ
（71）のコレクタ電流が増大してトランジスタ（１）が
オフの状態にならないようにする。Now, if the input signal V in applied to the input terminal (3) rises rapidly, the transistor (1) is to become an off state, the collector current decreases emitter side of the transistor (92) The electric potential of decreases. This increases the collector current of the transistor (92), lowers the potential on the base side of the transistor (71), and increases the collector current of the transistor (71) to prevent the transistor (1) from being turned off.
また、入力端子（３）に印加される入力信号Vinが急
速に立下がった場合トランジスタ（２）がオフの状態に
なろうとするのでそのコレクタ電流が減少しトランジス
タ（92′）のエミッタ側の電位が上がる。これによりト
ランジスタ（92′）のコレクタ電流が増加し、トランジ
スタ（71′）のベース側の電位が上がりトランジスタ
（71′）のコレクタ電流が増大してトランジスタ（２）
がオフの状態にならないようにする。Also, the collector current decreases transistor on the emitter side (92 ') since the input signal V in applied to the input terminal (3) rapidly fall of the case where the transistor (2) is to become the OFF state The potential rises. As a result, the collector current of the transistor (92 ') increases, the potential of the base of the transistor (71') rises, and the collector current of the transistor (71 ') increases to increase the transistor (2).
Is not turned off.
このように本実施例でも入出力信号の過渡期間のみに
電流源の電流量を増大させることにより、低消費電力で
立上がり、立下がり両方の高スルーレートが実現でき
る。As described above, also in this embodiment, by increasing the current amount of the current source only during the transition period of the input / output signal, it is possible to realize a high slew rate for both rising and falling with low power consumption.
なお、第３図の回路において、トランジスタ（92）及
び（92′）のベースをコンデンサで接地する等してイン
ピーダンスを下げれば、更に高速となることは云うまで
もない。Needless to say, in the circuit of FIG. 3, the speed can be further increased if the impedance is lowered by grounding the bases of the transistors (92) and (92 ') with a capacitor.
上述の如くこの発明によれば、PNP型トランジスタとN
PN型トランジスタのコンプリメンタリ・エミッタ・フォ
ロア構成のバッファ回路において、バイアス用の電流源
の電流量を、入出力信号の過渡期間のみに増大させるよ
うにしたので、低消費電力でしかも高スルーレートのバ
ッファ回路を得ることができる。As described above, according to the present invention, the PNP transistor and the N
In a buffer circuit with a complementary-emitter-follower configuration of PN-type transistors, the amount of current of the bias current source is increased only during the transient period of the input / output signal, so the buffer with low power consumption and high slew rate is used. The circuit can be obtained.
第１図はこの発明の一実施例を示す回路構成図、第２図
は第１図の具体回路の一例を示す接続図、第３図はこの
発明の他の実施例を示す接続図、第４図は従来回路の一
例を示す接続図である。 （１）は第１のトランジスタ、（２）は第２のトランジ
スタ、（３）は入力端子、（４）は第３のトランジス
タ、（５）は第４のトランジスタ、（６）は出力端子、
（７）は第１の電流源、（８）は第２図の電流源、
（９）は電流検出回路である。1 is a circuit diagram showing an embodiment of the present invention, FIG. 2 is a connection diagram showing an example of the concrete circuit of FIG. 1, and FIG. 3 is a connection diagram showing another embodiment of the present invention. FIG. 4 is a connection diagram showing an example of a conventional circuit. (1) is the first transistor, (2) is the second transistor, (3) is the input terminal, (4) is the third transistor, (5) is the fourth transistor, (6) is the output terminal,
(7) is the first current source, (8) is the current source of FIG. 2,
(9) is a current detection circuit.
Claims (1)
型の第１のトランジスタ及びNPN型の第２のトランジス
タと、 出力端子にエミッタが共通に接続されたNPN型の第３の
トランジスタ及びPNP型の第４のトランジスタとを備
え、 上記第１のトランジスタのエミッタは第１の電流源と上
記第３のトランジスタのベースに接続され、 上記第２のトランジスタのエミッタは第２の電流源と上
記第４のトランジスタのベースに接続され、 上記第１及び第２のトランジスタの少なくとも一方のコ
レクタに電流検出回路を設け、 その出力によって対応するトランジスタのエミッタに接
続された電流源を制御するようにしたことを特徴とする
バッファ回路。1. A PNP having a base commonly connected to input terminals.
Type first transistor and NPN type second transistor, an NPN type third transistor and an PNP type fourth transistor whose emitters are commonly connected to an output terminal, and the first transistor An emitter of is connected to a first current source and the base of the third transistor, an emitter of the second transistor is connected to a second current source and the base of the fourth transistor, and A buffer circuit, wherein a current detection circuit is provided in at least one collector of the second transistor, and a current source connected to the emitter of the corresponding transistor is controlled by its output.
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