JP2540928B2 - Logic circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は差動増幅装置に係り、特にECL（エミッタ結
合論理）回路の振幅を電源電圧値の振幅まで増幅する差
動増幅回路に関する。The present invention relates to a differential amplifier device, and more particularly to a differential amplifier circuit for amplifying the amplitude of an ECL (emitter coupled logic) circuit to the amplitude of a power supply voltage value.
MOSトランジスタとバイポーラトランジスタとを同一
チップ上に集積したBiMOS論理回路は、そのゲート遅延
の改善による高速化、及び低消費電力から、これまでEC
L論理回路の範疇であった領域に進出しつつある。従っ
て、ECL論理回路とのインターフェイスをとるために、E
CL-10KH,ECL-I00Kレベル等の出力を直接このBiMOS論理
回路のチップ内に取り込める様なレベル変換回路の必要
性が高まっている。BiMOS logic circuits that integrate MOS transistors and bipolar transistors on the same chip have not been
L is advancing into the area of logic circuits. Therefore, to interface with the ECL logic circuit, E
There is an increasing need for a level conversion circuit that can directly capture CL-10KH, ECL-I00K level outputs into the chip of this BiMOS logic circuit.
ここで、ECL論理回路の振幅が約800mVであるのに対
し、BiMOS論理回路は電源電圧からバイポーラトランジ
スタのベース・エミッタ間順方向電圧約700mVを差し引
いた振幅，即ち電源電圧が−5.2Vならば約4.5Vの振幅を
持つため、ECL論理回路とBiMOS論理回路とのインターフ
ェイスをとるには、電圧増幅回路が必要となる。Here, the amplitude of the ECL logic circuit is about 800 mV, while the amplitude of the BiMOS logic circuit is the power supply voltage minus the forward voltage between the base and emitter of the bipolar transistor of about 700 mV, that is, if the power supply voltage is -5.2 V. Since it has an amplitude of about 4.5V, a voltage amplifier circuit is required to interface with the ECL logic circuit and the BiMOS logic circuit.
第３図に前記の目的を達成するための従来例の回路を
示す。第３図において、ＰチャンネルMOSトランジスタ
3,5とＮチャンネルMOSトランジスタ4,6とを各々接地電
位−負電位電源ＶEEとの間に直列接続された２組のＰチ
ャンネル−Ｎチャンネルトランジスタ・ペア回路によ
り、所謂カレントミラー増幅回路23を構成し、ECL論理
回路の同相信号１、逆相信号２の相補出力により、出力
端子８に、接地電位−負電位電源との間フルスイングの
振幅を持つ信号を出力し、BiMOS論理回路22を駆動する
というものであった。ここで、ECL論理回路20では、npn
トランジスタ12,13のエミッタを共通接続し、定電流源1
4をして定電源ＶEEに接続され、コレクタは各々抵抗を
介して接地され、npnトランジスタ12のゲートはVIN入力
端子10に接続され、コレクタは逆相信号２を出力し、ト
ランジスタ13のゲートは比較電圧ＶREFが印加され、コ
レクタは正相信号１を出力する。FIG. 3 shows a conventional circuit for achieving the above object. In FIG. 3, P-channel MOS transistor
A so-called current mirror amplifier circuit 23 is formed by two sets of P-channel-N-channel transistor pair circuits in which 3, 5 and N-channel MOS transistors 4, 6 are connected in series between the ground potential and the negative potential power source V EE , respectively. And the complementary output of the in-phase signal 1 and the anti-phase signal 2 of the ECL logic circuit outputs a signal having a full swing amplitude between the ground potential and the negative potential power supply to the output terminal 8, and the BiMOS logic circuit. It was to drive 22. Here, in the ECL logic circuit 20,
A constant current source 1 with the emitters of transistors 12 and 13 connected in common
4 was connected to a constant power supply V EE, the collector is grounded via the respective resistors, the gate of the npn transistor 12 is connected to the VIN input terminal 10, the collector outputs a phase signal 2, the gate of the transistor 13 Is applied with a comparison voltage V REF , and the collector outputs a positive phase signal 1.
カレント・ミラー増幅回路23では、MOSトランジスタ
3,5のゲートに各々正同相信号1,逆相信号２が印加さ
れ、MOSトランジスタ4,6のゲートは共通接続され、さら
にMOSトランジスタの一方の電極に接続され、節点７を
なす。BiMOS論理回路22では、出力端子８にゲートが共
通接続されるMOSトランジスタ18,19,15を設け、ｎチャ
ネルMOSトランジスタ15の第１の電極は抵抗を介して定
電源ＶEEに接続され、第２の電極はＶOUT出力端子11に
接続され、ＰチャネルMOSトランジスタ18の第１の電極
は接地され、第２の電極はＮチャネルMOSトランジスタ1
9の第１の電極とnpnトランジスタ９のベースに接続さ
れ、MOSトランジスタ19の第２の電極は定電源ＶEEに接
続され、トランジスタ９のコレクタは接地され、エミッ
タは出力端子11とトランジスタ16のコレクタに接続さ
れ、トランジスタ16のエミッタは定電源ＶEEに接続され
ている。In the current mirror amplifier circuit 23, a MOS transistor
A positive in-phase signal 1 and a negative phase signal 2 are applied to the gates of 3, 5 respectively, the gates of the MOS transistors 4, 6 are commonly connected, and further connected to one electrode of the MOS transistor to form a node 7. In the BiMOS logic circuit 22, MOS transistors 18, 19, 15 whose gates are commonly connected to the output terminal 8 are provided, and the first electrode of the n-channel MOS transistor 15 is connected to the constant power source V EE via a resistor. The second electrode is connected to the V OUT output terminal 11, the first electrode of the P-channel MOS transistor 18 is grounded, and the second electrode is the N-channel MOS transistor 1
The first electrode of 9 and the base of the npn transistor 9 are connected, the second electrode of the MOS transistor 19 is connected to the constant power source V EE , the collector of the transistor 9 is grounded, the emitter is the output terminal 11 and the transistor 16 is connected. It is connected to the collector and the emitter of transistor 16 is connected to the constant power supply V EE .
第４図は同様に従来の差動増幅装置の回路図である
が、第３図のECL論理回路20がnpn型のトランジスタ12,1
3で構成されているのに対して、第４図のトランジスタ3
4,35はpnp型であり、これに応じた配線となっている。
このため、定電流源42の一端は接地され、これらに対応
して、カレントミラー増幅回路31では、第３図のＮチャ
ネルMOSトランジスタ4,6がＰチャネルMOSトランジスタ3
7,38に、ＰチャネルMOSトランジスタ3,5がＮチャネルMO
Sトランジスタ40,41になっている。また、BiMOS論理回
路22は、第３図と全く同様である。Similarly, FIG. 4 is a circuit diagram of a conventional differential amplifier, in which the ECL logic circuit 20 of FIG. 3 has an npn-type transistor 12,1.
3 is composed of the transistor 3 shown in FIG.
4,35 is a pnp type, and the wiring is adapted accordingly.
Therefore, one end of the constant current source 42 is grounded, and correspondingly, in the current mirror amplifier circuit 31, the N channel MOS transistors 4 and 6 of FIG.
7,38, P channel MOS transistors 3,5 are N channel MO
It has S-transistors 40 and 41. The BiMOS logic circuit 22 is exactly the same as that shown in FIG.
前述した従来の回路には、以下の様な欠点を有してい
た。即ち、第３図のＮチャンネルMOSトランジスタ４
は、定電流源として機能するので、常時導通（ON）状態
である。ところで、高速化により、ゲート長が縮小され
たMOSトランジスタ特にＮチャンネルMOSトランジスタに
おいては、ホットキャリアによるデバイスの劣化、さら
には製品寿命の低下が問題となるが、その場合従来例の
如く、ＮチャンネルMOSトランジスタを常時ON,とりわけ
ＶGS約2V付近で使用する場合に、ホットキャリアによる
デバイス劣化が最も顕著に現われる。従って、ゲート長
が縮小されたMOSトランジスタにおいて、従来例の電圧
増幅回路23では、製品寿命の低下や、信頼性の低下等を
もたらす欠点を有していた。The conventional circuit described above has the following drawbacks. That is, the N-channel MOS transistor 4 of FIG.
Since it functions as a constant current source, is always on (ON). By the way, in a MOS transistor whose gate length is shortened due to the increase in speed, especially in an N-channel MOS transistor, deterioration of the device due to hot carriers and further shortening of product life become a problem. The device deterioration due to hot carriers is most prominent when the MOS transistor is always ON, especially when it is used near V GS of about 2V. Therefore, in the MOS transistor having the reduced gate length, the voltage amplifying circuit 23 of the conventional example has drawbacks such as shortening of product life and lowering of reliability.
本発明の構成は、入力端子を有し互いに逆相なる第1,
第２の出力を有する第１の論理回路と、前記第1,第２の
出力をそれぞれ第1,第２の入力に接続した第２の回路
と、この第２の回路の出力を入力に接続した第３の論理
回路とを備えた論理回路において、前記第１の論理回路
はエミッタ結合論理回路であり、前記第３の論理回路は
バイポーラ・トランジスタと電界効果トランジスタとか
ら構成される論理回路であり、前記第２の回路は、第1,
第２の電界効果トランジスタの第１の直列回路と第3,第
４の電界効果トランジスタの第２の直列回路とを有し、
前記第1,第３の電界効果トランジスタのゲートをそれぞ
れ前記第1,第２の出力に接続し、前記第２の電界効果ト
ランジスタのゲートを前記第２の直列回路の共通接続点
に接続し、前記第４の電界効果トランジスタのゲートを
前記第１の直列回路の共通接続点に接続し、前記第1,第
３の電界効果トランジスタと前記第2,第４の電界効果ト
ランジスタとは互いに逆のチャネル型を有することを特
徴とする。The configuration of the present invention has first and second input terminals having mutually opposite phases.
A first logic circuit having a second output, a second circuit in which the first and second outputs are connected to first and second inputs, respectively, and an output in the second circuit is connected to an input A third logic circuit, the first logic circuit is an emitter-coupled logic circuit, and the third logic circuit is a logic circuit composed of a bipolar transistor and a field effect transistor. Yes, the second circuit is
A first series circuit of second field effect transistors and a second series circuit of third and fourth field effect transistors;
Gates of the first and third field effect transistors are respectively connected to the first and second outputs, and a gate of the second field effect transistor is connected to a common connection point of the second series circuit, The gate of the fourth field effect transistor is connected to a common connection point of the first series circuit, and the first, third field effect transistor and the second, fourth field effect transistor are opposite to each other. It is characterized by having a channel type.
次に本発明を図面を参照しながら説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の第１の実施例の差動増幅装置を示す
回路図である。第１図において、本実施例の差動増幅装
置が第３図の従来回路と異なる主な部分は、トランジス
タ4,6のゲートが共通されず、いわゆる“たすきがけ”
型の回路となっていることである。即ち、トランジスタ
４のゲートはトランジスタ６の第１の電極に、トランジ
スタ６のゲートはトランジスタ４の第１の電極に各々接
続されている。FIG. 1 is a circuit diagram showing a differential amplifier device according to a first embodiment of the present invention. In FIG. 1, the main part of the differential amplifier device of the present embodiment that is different from the conventional circuit of FIG. 3 is that the gates of the transistors 4 and 6 are not common and the so-called “sketching” is performed.
It is a type circuit. That is, the gate of the transistor 4 is connected to the first electrode of the transistor 6, and the gate of the transistor 6 is connected to the first electrode of the transistor 4.
まず、ECL論理回路20の入力ＶIN入力端子10に「Ｈ」
レベル（＞ＶREF）が入力されると、ECL論理回路20の出
力１には、「Ｈ」レベル（約0V）が、出力２には「Ｌ」
レベル（約−1.5V）が出力される。これにより、Ｐチャ
ンネルMOSトランジスタ３はOFF（ＶGSP＜|VTP|;VGSPは
ＰチャンネルMOSトランジスタのゲート・ソース間電
圧、ＶTPはＰチャンネルMOSトランジスタのゲート閾値
電圧）し、ＰチャンネルMOSトランジスタ５はON（ＶGP
＞|VTP｜）する。従って、差動増幅回路21の出力節点８
は「Ｈ」レベル（約0V）となるが、同時に出力節点８に
はＮチャンネルMOSトランジスタ４のゲートが接続され
ているので、ＮチャンネルMOSトランジスタ４はONし、
ドレイン節点７の電位は定電源ＶEEまで下降する。さら
に、ドレイン節点７はＮチャンネルMOSトランジスタ６
のゲートが接続されているので、ＮチャンネルMOSトラ
ンジスタ６はOFFし、結局出力節点８の電位は「Ｈ」レ
ベル（約0V）に固定され、次段のBiMOS論理回路22の出
力ＶOUTは「Ｌ」レベル（約ＶEE）に反転する。First, "H" is applied to the input V IN input terminal 10 of the ECL logic circuit 20.
When the level (> V REF ) is input, the output 1 of the ECL logic circuit 20 is at the “H” level (about 0 V) and the output 2 is at the “L” level.
The level (about −1.5V) is output. As a result, the P-channel MOS transistor 3 is turned off (V GSP <| V TP |; V GSP is the gate-source voltage of the P-channel MOS transistor, V TP is the gate threshold voltage of the P-channel MOS transistor), and the P-channel MOS transistor is turned on. Transistor 5 is ON (V GP
> | V TP |). Therefore, the output node 8 of the differential amplifier circuit 21
Becomes "H" level (about 0V), but at the same time, since the gate of the N-channel MOS transistor 4 is connected to the output node 8, the N-channel MOS transistor 4 turns ON,
The potential of the drain node 7 drops to the constant power source V EE . Further, the drain node 7 is an N-channel MOS transistor 6
, The N-channel MOS transistor 6 is turned off, the potential of the output node 8 is fixed at the "H" level (about 0 V), and the output V OUT of the BiMOS logic circuit 22 in the next stage is " Invert to "L" level (about V EE ).
次に、ECL論理回路20の入力端子10に「Ｌ」レベル
（＜ＶREF）が入力されると、ECL論理回路20の出力１に
は、「Ｌ」レベル（約−1.5V）が、出力２には「Ｈ」レ
ベル（約0V）がそれぞれ出力される。これにより、差動
増幅回路21のＰチャンネルMOSトランジスタ３はONし、
ＰチャンネルMOSトランジスタ５はOFFする。これによっ
てドレイン節点７の電位は、接地電位（0V）まで上昇
し、従ってＮチャンネルMOSトランジスタ６はONするの
で、出力節点８は「Ｌ」レベル（約ＶEE）まで下降す
る。また、この結果ＮチャンネルMOSトランジスタ４はO
FFするので、出力８の電位は「Ｌ」レベル（約ＶEE）に
固定され、結局次段のBiMOS論理回路22の出力ＶOUTは
「Ｈ」レベル（約−0.7V;NPNトランジスタのベース・エ
ミッタ順方向電圧）に反転する。Next, when the "L" level (<V REF ) is input to the input terminal 10 of the ECL logic circuit 20, the "L" level (about -1.5V) is output to the output 1 of the ECL logic circuit 20. The "H" level (about 0 V) is output to each of 2. This turns on the P-channel MOS transistor 3 of the differential amplifier circuit 21,
The P channel MOS transistor 5 is turned off. As a result, the potential of the drain node 7 rises to the ground potential (0V), and the N-channel MOS transistor 6 is turned on, so that the output node 8 falls to the "L" level (about V EE ). Also, as a result, the N-channel MOS transistor 4 becomes O
Since FF is performed, the potential of the output 8 is fixed to the “L” level (about V EE ), and eventually the output V OUT of the BiMOS logic circuit 22 in the next stage is the “H” level (about −0.7 V; the base of the NPN transistor. (Emitter forward voltage).
ここで第３図の従来例においては、ＮチャンネルMOS
トランジスタ４のゲート及びドレイン電圧は、接地電位
と定電源ＶEEとの間の中間電位（約2V）となり、常時ON
状態にあるので、ゲート長を縮小した場合にホットキャ
リアによるデバイス劣化を起す可能性があった。しか
し、第１図の実施例によれば、ＮチャンネルMOSトラン
ジスタ４及び６のドレイン電圧・ゲート電圧（節点7,8
間）は、必ず接地電位あるいは定電流ＶEEに固定される
ので、ＮチャンネルMOSトランジスタ４及び６が常時ON
する状態は解消され、ホットキャリアの発生要因とはな
らず、従ってゲート長を縮小しても、デバイス劣化の可
能性を大幅に低減できるものである。Here, in the conventional example of FIG. 3, N-channel MOS is used.
The gate and drain voltage of the transistor 4 becomes an intermediate potential (about 2V) between the ground potential and the constant power supply V EE, and it is always on.
Since it is in a state, there is a possibility that device degradation due to hot carriers may occur when the gate length is reduced. However, according to the embodiment shown in FIG. 1, the drain voltage / gate voltage (nodes 7, 8
Is always fixed to the ground potential or constant current V EE , the N-channel MOS transistors 4 and 6 are always ON.
The above state is eliminated and does not become a cause of generation of hot carriers. Therefore, even if the gate length is reduced, the possibility of device deterioration can be greatly reduced.
第２図は本発明の第２の実施例の差動増幅装置を示す
回路図である。第４図において、本実施例は、第１図に
おけるECL論理回路20の部分をPNPトランジスタで構成し
たものである。即ち、従来例の第４図に対応した実施例
である。この場合、第４図の従来例では、ドレイン電位
39が中間電位（約2V）となって、ＰチャンネルMOSトラ
ンジスタ37が常時ON状態となる。従って、ゲート長の縮
小した場合、ＮチャンネルMOSトランジスタほどは顕著
でないものの、ＰチャンネルMOSトランジスタがデバイ
ス劣化を起こす可能性があったが本実施例を適用するこ
とにより、常時ONしている状態が解消され、デバイス劣
化の可能性を大幅に低減できるものである。FIG. 2 is a circuit diagram showing a differential amplifier device according to a second embodiment of the present invention. In FIG. 4, the present embodiment is such that the ECL logic circuit 20 portion in FIG. 1 is constituted by PNP transistors. That is, this is an embodiment corresponding to FIG. 4 of the conventional example. In this case, in the conventional example of FIG.
39 becomes an intermediate potential (about 2V), and the P-channel MOS transistor 37 is always turned on. Therefore, when the gate length is reduced, the P-channel MOS transistor may cause device deterioration although it is less noticeable than the N-channel MOS transistor. As a result, the possibility of device deterioration can be greatly reduced.
以上説明した様に、本発明は、ECL論理回路の振幅を
特にBiMOS論理回路の振幅に増幅する際、たとえゲート
長が縮小されたMOSトランジスタを用いても、ホットキ
ャリアの発生によるデバイス劣化を従来よりも大幅に低
減できるという効果がある。As described above, according to the present invention, when amplifying the amplitude of the ECL logic circuit to the amplitude of the BiMOS logic circuit in particular, even if a MOS transistor having a reduced gate length is used, the device deterioration due to the generation of hot carriers is conventionally suppressed. There is an effect that it can be significantly reduced.
第１図は本発明の第１の実施例の差動増幅装置を示す回
路図、第２図は本発明の第２の実施例の差動増幅装置を
示す回路図、第３図、第４図はいずれも従来の差動増幅
装置を示す回路図である。 1,2……出力、7,8……節点、10……入力端子、11……出
力端子、3,5,18,37,38……ＰチャネルMOSトランジス
タ、4,6,15,19,40,41……ＮチャネルMOSトランジスタ、
9,12,13,16……npnトランジスタ、20,30……ECL論理回
路、21,33……差動増幅回路、22……BiMOS論理回路、23
……カレント・ミラー増幅回路、34,35……pnpトランジ
スタ。FIG. 1 is a circuit diagram showing a differential amplifier device according to a first embodiment of the present invention, and FIG. 2 is a circuit diagram showing a differential amplifier device according to a second embodiment of the present invention, FIG. 3, FIG. Each of the figures is a circuit diagram showing a conventional differential amplifier. 1,2 …… Output, 7,8 …… Nodal, 10 …… Input terminal, 11 …… Output terminal, 3,5,18,37,38 …… P-channel MOS transistor, 4,6,15,19, 40,41 …… N-channel MOS transistor,
9,12,13,16 …… npn transistor, 20,30 …… ECL logic circuit, 21,33 …… Differential amplification circuit, 22 …… BiMOS logic circuit, 23
...... Current mirror amplifier circuit, 34,35 …… pnp transistor.
Claims (1)
出力を有する第１の論理回路と、前記第1,第２の出力を
それぞれ第1,第２の入力に接続した第２の回路と、この
第２の回路の出力を入力に接続した第３の論理回路とを
備えた論理回路において、前記第１の論理回路はエミッ
タ結合論理回路であり、前記第３の論理回路はバイポー
ラ・トランジスタと電界効果トランジスタとから構成さ
れる論理回路であり、前記第２の回路は、第1,第２の電
界効果トランジスタの第１の直列回路と第3,第４の電界
効果トランジスタの第２の直列回路とを有し、前記第1,
第３の電界効果トランジスタのゲートをそれぞれ前記第
1,第２の出力に接続し、前記第２の電界効果トランジス
タのゲートを前記第２の直列回路の共通接続点に接続
し、前記第４の電界効果トランジスタのゲートを前記第
１の直列回路の共通接続点に接続し、前記第1,第３の電
界効果トランジスタと前記第2,第４の電界効果トランジ
スタとは互いに逆のチャネル型を有することを特徴とす
る論理回路。1. A first logic circuit having an input terminal and having first and second outputs having opposite phases, and the first and second outputs are respectively connected to the first and second inputs. In a logic circuit comprising a second circuit and a third logic circuit having an output connected to the second circuit, the first logic circuit is an emitter coupled logic circuit, and the third logic circuit. The circuit is a logic circuit composed of a bipolar transistor and a field effect transistor, and the second circuit is a first series circuit of first and second field effect transistors and a third and fourth field effect transistor. A second series circuit of transistors,
The gates of the third field effect transistors are respectively connected to the first
1, a second output, a gate of the second field effect transistor is connected to a common connection point of the second series circuit, and a gate of the fourth field effect transistor is connected to the first series circuit. A logic circuit connected to a common connection point of the first and third field effect transistors and the second and fourth field effect transistors having opposite channel types.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324187A JP2540928B2 (en) | 1988-12-21 | 1988-12-21 | Logic circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63324187A JP2540928B2 (en) | 1988-12-21 | 1988-12-21 | Logic circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02168721A JPH02168721A (en) | 1990-06-28 |
| JP2540928B2 true JP2540928B2 (en) | 1996-10-09 |
Family
ID=18163049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63324187A Expired - Fee Related JP2540928B2 (en) | 1988-12-21 | 1988-12-21 | Logic circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2540928B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05145401A (en) * | 1991-11-21 | 1993-06-11 | Mitsubishi Electric Corp | Level conversion circuit |
| WO2009057385A1 (en) * | 2007-10-31 | 2009-05-07 | Nec Corporation | Power amplifier and power amplifier control method |
| JP2016144128A (en) * | 2015-02-04 | 2016-08-08 | セイコーエプソン株式会社 | Oscillator, electronic apparatus, and mobile body |
-
1988
- 1988-12-21 JP JP63324187A patent/JP2540928B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02168721A (en) | 1990-06-28 |
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