JP2821432B2 - Xアドレスシリアルフラグ式ライブラリ装置 - Google Patents
Xアドレスシリアルフラグ式ライブラリ装置Info
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Description
関し、特に、内部に多数の磁気テープを保管する媒体保
管棚と、磁気テープ上にデータの書き込み及び読み取り
を行う磁気テープ書き込み読み取り装置と、保管棚と書
き込み読み取り装置の間で媒体を移送する移送機構とを
有する集合型磁気テープ装置(ライブラリ装置)に関す
る。
置を示すフラグとしてアドレスの本数だけ必要とされて
いた。この種の集合型磁気テープ装置(ライブラリ装
置)のX方向の位置認識について図面を参照して説明す
る。
を示す構造図、図7は従来のライブラリ装置(側面か
ら)を示す構造図、図8は従来のライブラリ装置の位置
認識部142の詳細を示す構成図、図9は従来のライブ
ラリ装置の筐体と筐体アドレスフラグの関係を示す構成
図、図10は従来のライブラリ装置の1筐体中のセルと
筐体内アドレスフラグの関係を示す構成図である。
置は、装置内に磁気テープ媒体を多数保管する媒体保管
棚101と、磁気テープ媒体からのデータの読取り及び
磁気テープ媒体へのデータの書込みを行う磁気テープ読
取り書込み装置102と、媒体保管棚及び磁気テープ読
取り書込み装置の相互間で磁気テープ媒体の移送を行う
媒体移送機構141と、X方向の位置を認識するための
位置認識部143とから構成される。この位置認識部1
43は、各フラグ108bとPKGの基板142に取り
付けられた各アドレスセンサ109bとから構成され
る。ここで、図6は、筐体(#0)〜筐体(#7)の8
筐体の内、筐体(#0)104,筐体(#6)105,
筐体(#7)106の3筐体の場合を示している。
に、X方向の位置認識として、装置内のどの筐体[筐体
(#0)〜筐体(#7)計8筐体ある]に移動している
かをかを表わす筐体アドレス,1筐体内の、X方向のど
のセル(セル0〜セル31の計32セルある)に移動し
ているかを表す筐体内アドレスの情報をパラレルに表現
した各フラグ108bと各アドレスセンサ109bとを
備えている。また、各フラグ108bは、筐体アドレス
フラグ(22 )144,筐体アドレスフラグ(21 ) 1
45,筐体アドレスフラグ(20 )146,筐体内アド
レスフラグ(24)147,筐体内アドレスフラグ(2
3 ) 148,筐体内アドレスフラグ(22)149,筐
体内アドレスフラグ(21 ) 150,筐体内アドレスフ
ラグ(20)151から構成され、各アドレスセンサ1
09bは、筐体アドレスセンサ(22 )152,筐体ア
ドレスセンサ(21 ) 153,筐体アドレスセンサ(2
0 )154,筐体内アドレスセンサ(24 )155,筐
体内アドレスセンサ(23 )156,筐体内アドレスセ
ンサ(22 )157,筐体内アドレスセンサ(21 )1
58,筐体内アドレスセンサ(20 )159から構成さ
れる。
について説明する。
移動しているかを表すために筐体アドレスを付け、各筐
体の1筐体内の媒体保管棚101の構成として、セル1
07がX方向に32セル(0〜31セル)並んでいて、
その各セルの位置を表わすために筐体内アドレスを付け
ている。
4,筐体(#6)105,筐体(#7)106の筐体ア
ドレスを、図9に示すような、各筐体アドレスフラグと
各筐体アドレスセンサで表わすことになる。
2 )144,筐体アドレスフラグ(21 ) 145,筐体
アドレスフラグ(20 )146との関係を示し、上記筐
体アドレスフラグは、それぞれ図7,図8の筐体アドレ
スセンサ(22 )152,筐体アドレスセンサ(21 )
153,筐体アドレスセンサ(20 )154により、フ
ラグがセンサを遮ったとき“1”(フラグ有り),フラ
グがセンサを遮らなかった時“0”(フラグ無し)を検
出する。
レスフラグ(20 )151,筐体内アドレスフラグ(2
1 )150,筐体内アドレスフラグ(22 )149,筐
体内アドレスフラグ(23 )148,筐体内アドレスフ
ラグ(24 )147,の関係を示しており、上記筐体内
アドレスフラグは、それぞれ図8の筐体内アドレスセン
サ(20 )159,筐体内アドレスセンサ(21 )15
8,筐体内アドレスセンサ(22 )157,筐体内アド
レスセンサ(23 )156,筐体内アドレスセンサ(2
4 )155により、フラグがセンサを遮ったとき“1”
(フラグ有り),フラグがセンサを遮らなかった時
“0”(フラグ無し)を検出する。
めに、筐体アドレスフラグ3本と、筐体アドレスセンサ
3ヶ、筐体内の位置(0セル〜31セル)を表現するた
めに、筐体内アドレスフラグ5本と、筐体内アドレスセ
ンサ5ヶ合わせてアドレスフラグ8本と、アドレスセン
サ8ヶ必要であった。
ラリ装置では、フラグ及びセンサ搭載PKG領域(セン
サを横に8ヶ並べた長さ)を確保するのが困難であると
いう欠点があった。また、ライブラリ装置では、フラグ
8本,センサ8ヶ必要であるため、価格が高くなるとい
う欠点があった。
の位置認識フラグ及びセンサ数を削減し回路・装置構成
簡素化するとともに装置コストダウンを行うことにあ
る。
置は、装置内に磁気テープ媒体を多数保管する媒体保管
棚と、磁気テープ媒体からのデータの読取り及び磁気テ
ープ媒体へのデータの書込みを行う磁気テープ読取り書
込み装置と、媒体保管棚及び磁気テープ読取り書込み装
置の相互間で磁気テープ媒体の移送を行う媒体移送機構
とを有するライブラリ装置において、媒体移送機構が、
装置内のどの筐体に移動しているかを表わす筐体アドレ
スの情報と、1筐体内の水平方向(X方向)のどの位置
に移動しているかを表わす筐体内アドレスの情報とをシ
リアルに表現したフラグを備えることを特徴としてい
る。 (2) 本発明のXアドレスシリアルフラグ式ライブラリ装
置は、上記(1) の筐体アドレスの情報と筐体内アドレス
の情報とをシリアルに表現するフラグと、シリアル情報
をパラレルに変換するための同期信号であるクロックフ
ラグと、パラレル情報が確定したときの信号であるラッ
チフラグと、クロックフラグとラッチフラグとによりシ
リアル情報をパラレル情報に変換するパラレルラッチ回
路とを有することを特徴としている。 (3) 本発明のXアドレスシリアルフラグ式ライブラリ装
置は、上記(2) のパラレルラッチ回路が、フラグの有無
を前記センサ情報により“1”,“0”に変換し、クロ
ックフラグの立ち上がりの部分でフリップフロップによ
りデータを確定させ、その結果をシフトしラッチフラグ
情報の立ち上がりの部分にてデータを取り込む機能を有
し、パラレルラッチ回路のデータ結果により筐体アドレ
ス,筐体内アドレスの認識を行うコンピュータ回路を有
することを特徴としている。
を参照して説明する。
式ライブラリ装置(正面から見た)の一実施の形態を示
す構造図、図2は本発明のXアドレスシリアルフラグ式
ライブラリ装置(側面から見た)の一実施の形態を示す
構造図、 図3は本実施の形態のXアドレスシリアルフ
ラグ式ライブラリ装置の位置認識部111の詳細を示す
構成図、図4は本実施の形態のXアドレスシリアルフラ
グ式ライブラリ装置のセルとフラグの関係を示す構成
図、図5は本実施の形態のXアドレスシリアルフラグ式
ライブラリ装置の動作を示すブロック図である。
ドレスシリアルフラグ式ライブラリ装置は、装置内に磁
気テープ媒体を多数保管する媒体保管棚101と、磁気
テープ媒体からのデータの読取り及び磁気テープ媒体へ
のデータの書込みを行う磁気テープ読取り書込み装置1
02と、媒体保管棚及び磁気テープ読取り書込み装置の
相互間で磁気テープ媒体の移送を行う媒体移送機構10
3と、X方向を認識するための位置認識部111とから
構成される。この位置認識部111は、各フラグ108
aとPKGの基板110に取り付けられた各アドレスセ
ンサ109aとから構成される。ここで、図1は、筐体
(#0)〜筐体(#7)の8筐体の内、筐体(#0)1
04,筐体(#6)105,筐体(#7)106の3筐
体の場合を示している。
に、X方向の位置認識として、上記したのように、各フ
ラグ108aとして、クロックフラグ112,アドレス
フラグ113,ラッチフラグ114の3本があり、上記
フラグの情報、すなわち“1”(フラグ有り),“0”
(フラグ無し)を検出するために、各アドレスセンサ1
09aとして、クロックセンサ115,アドレスセンサ
116,ラッチセンサ117の3ヶがある。
の検知方法を説明する。
レス(#5)で、筐体内アドレス(10)に位置づけら
れているときの説明を図3,図4,図5を参照して行
う。
は(#5)筐体内のセルの番号を示している。
は、矢印の方向に移動するとき、基板110に取り付い
ている、筐体・筐体内アドレスフラグ113をアドレス
センサ116にて検知するが、1本の筐体・筐体内アド
レスフラグ113の内、筐体アドレス(22 )領域12
1,筐体アドレス(21 )領域122,筐体アドレス
(20 )領域123,筐体内アドレス(24 ) 領域12
4,筐体内アドレス(23 )領域125,筐体内アドレ
ス(22 )領域126,筐体内アドレス(21 )領域1
27,筐体内アドレス(20 )領域128に割り付けて
ある。各アドレス情報として、筐体アドレス(22 )1
21は“1”、筐体アドレス(21 )122は“0”、
筐体アドレス(20 )123は“1”、筐体内アドレス
(24 )124は“0”、筐体内アドレス(23 )12
5は“1”、筐体内アドレス(22)126は“0”、
筐体内アドレス(21 )127は“1”、筐体内アドレ
ス(20 )128は“0”の情報が、シフトレジスタ回
路130に順次入力されており、シフトレジスタ回路1
30に接続されているクロック情報132が“0”から
“1”に変化するところでシフトが行われる。シフトさ
れた結果がパラレルラッチ回路131に入力され、この
パラレルラッチ回路131に接続されているラッチフラ
グ情報133が“0”から“1”に変化するところでラ
ッチされ各アドレス情報が確定される。
路134に接続されて、媒体移送機構103のX位置
が、筐体アドレス(#5)・筐体内アドレス(10)1
19であると認識される。
体内アドレス(9)118,筐体アドレス(#5)・筐
体内アドレス(11)120も認識される。
及び筐体内アドレスを表わす位置認識部を、クロックフ
ラグ112,アドレスフラグ113,ラッチフラグ11
4の3本のフラグと、クロックセンサ115,アドレス
センサ116,ラッチセンサ117の3ヶのセンサとで
構成すればよいことになる。
縮小して簡素化すると共に、装置の価格を低減すること
ができることにある。
ている位置認識部を簡略できるためである。
リ装置(正面から見た)の一実施の形態を示す構造図で
ある。
リ装置(側面から見た)の一実施の形態を示す構造図で
ある。
イブラリ装置の位置認識部111の詳細を示す構造図で
ある。
イブラリ装置のセルとフラグの関係を示す構造図であ
る。
イブラリ装置の動作を示すブロック図である。
す構造図である。
す構造図である。
細を示す構造図である。
ラグを示す構成図である。
体アドレスフラグの関係を示す構成図である。
(9) 119 筐体アドレス(#5)・筐体内アドレス(1
0) 120 筐体アドレス(#5)・筐体内アドレス(1
1) 121 筐体アドレス(22 )領域 122 筐体アドレス(21 )領域 123 筐体アドレス(20 )領域 124 筐体内アドレス(24 )領域 125 筐体内アドレス(23 )領域 126 筐体内アドレス(22 )領域 127 筐体内アドレス(21 )領域 128 筐体内アドレス(20 )領域 129 センサ情報 130 シフトレジスタ回路 131 パラレルラッチ回路 132 クロック情報 133 ラッチフラグ情報 134 コンピュータ回路 141 媒体移送機構部 142 基板 143 位置認識部 144 筐体アドレスフラグ(22 ) 145 筐体アドレスフラグ(21 ) 146 筐体アドレスフラグ(20 ) 147 筐体内アドレスフラグ(24 ) 148 筐体内アドレスフラグ(23 ) 149 筐体内アドレスフラグ(22 ) 150 筐体内アドレスフラグ(21 ) 151 筐体内アドレスフラグ(20 ) 152 筐体アドレスセンサ(22 ) 153 筐体アドレスセンサ(21 ) 154 筐体アドレスセンサ(20 ) 155 筐体内アドレスセンサ(24 ) 156 筐体内アドレスセンサ(23 ) 157 筐体内アドレスセンサ(22 ) 158 筐体内アドレスセンサ(21 ) 159 筐体内アドレスセンサ(20 )
Claims (3)
- 【請求項1】 装置内に磁気テープ媒体を多数保管する
媒体保管棚と、前記磁気テープ媒体からのデータの読取
り及び前記磁気テープ媒体へのデータの書込みを行う磁
気テープ読取り書込み装置と、前記媒体保管棚及び前記
磁気テープ読取り書込み装置の相互間で前記磁気テープ
媒体の移送を行う媒体移送機構とを有するライブラリ装
置において、前記媒体移送機構が、装置内のどの筐体に
移動しているかを表わす筐体アドレスの情報と、1筐体
内の水平方向(X方向)のどの位置に移動しているかを
表わす筐体内アドレスの情報とをシリアルに表現したフ
ラグを備えることを特徴とするXアドレスシリアルフラ
グ式ライブラリ装置。 - 【請求項2】 前記筐体アドレスの情報と筐体内アドレ
スの情報とをシリアルに表現するフラグと、前記シリア
ル情報をパラレルに変換するための同期信号であるクロ
ックフラグと、前記パラレル情報が確定したときの信号
であるラッチフラグと、前記クロックフラグと前記ラッ
チフラグとにより前記シリアル情報をパラレル情報に変
換するパラレルラッチ回路とを有することを特徴とする
請求項1記載のXアドレスシリアルフラグ式ライブラリ
装置。 - 【請求項3】 前記パラレルラッチ回路が、前記フラグ
の有無を前記センサ情報により“1”,“0”に変換
し、前記クロックフラグの立ち上がりの部分でフリップ
フロップによりデータを確定させ、その結果をシフトし
前記ラッチフラグ情報の立ち上がりの部分にてデータを
取り込む機能を有し、前記パラレルラッチ回路のデータ
結果により前記筐体アドレス,筐体内アドレスの認識を
行うコンピュータ回路を有することを特徴とする請求項
2記載のXアドレスシリアルフラグ式ライブラリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8165942A JP2821432B2 (ja) | 1996-06-26 | 1996-06-26 | Xアドレスシリアルフラグ式ライブラリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8165942A JP2821432B2 (ja) | 1996-06-26 | 1996-06-26 | Xアドレスシリアルフラグ式ライブラリ装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1011855A JPH1011855A (ja) | 1998-01-16 |
JP2821432B2 true JP2821432B2 (ja) | 1998-11-05 |
Family
ID=15821952
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8165942A Expired - Fee Related JP2821432B2 (ja) | 1996-06-26 | 1996-06-26 | Xアドレスシリアルフラグ式ライブラリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2821432B2 (ja) |
-
1996
- 1996-06-26 JP JP8165942A patent/JP2821432B2/ja not_active Expired - Fee Related
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Publication number | Publication date |
---|---|
JPH1011855A (ja) | 1998-01-16 |
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