JP2817633B2 - Method of manufacturing thin film transistor panel - Google Patents
Method of manufacturing thin film transistor panelInfo
- Publication number
- JP2817633B2 JP2817633B2 JP25981194A JP25981194A JP2817633B2 JP 2817633 B2 JP2817633 B2 JP 2817633B2 JP 25981194 A JP25981194 A JP 25981194A JP 25981194 A JP25981194 A JP 25981194A JP 2817633 B2 JP2817633 B2 JP 2817633B2
- Authority
- JP
- Japan
- Prior art keywords
- thin film
- film transistor
- aluminum
- semiconductor thin
- transistor panel
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Landscapes
- Liquid Crystal (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】[0001]
【産業上の利用分野】この発明は薄膜トランジスタパネ
ルの製造方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a thin film transistor panel.
【０００２】[0002]
【従来の技術】例えばアクティブマトリックス型の液晶
表示装置には、同一のガラス基板上に薄膜トランジスタ
からなるマトリックス回路部及び薄膜トランジスタから
なる周辺回路部を形成してなる薄膜トランジスタパネル
を備えたものがある。図２（Ａ）及び（Ｂ）は従来のこ
のような薄膜トランジスタパネルの一部を示したもので
あり、ガラス基板１上に形成されたＮＭＯＳ薄膜トラン
ジスタ２とＰＭＯＳ薄膜トランジスタ３とからなるＣＭ
ＯＳ薄膜トランジスタにより、周辺回路部のシフトレジ
スタ等が構成されている。2. Description of the Related Art For example, an active matrix type liquid crystal display device includes a thin film transistor panel in which a matrix circuit portion composed of thin film transistors and a peripheral circuit portion composed of thin film transistors are formed on the same glass substrate. FIGS. 2A and 2B show a part of such a conventional thin film transistor panel. A CM including an NMOS thin film transistor 2 and a PMOS thin film transistor 3 formed on a glass substrate 1 is shown.
The OS thin film transistor constitutes a shift register and the like in a peripheral circuit portion.
【０００３】詳述すると、ガラス基板１の上面の所定の
個所にはゲート入力線４及びこのゲート入力線４から２
つに分岐されたゲート電極５、６が形成され、その上面
全体にはゲート絶縁膜７が形成されている。ゲート絶縁
膜７の上面の各所定の個所にはポリシリコンからなる半
導体薄膜８、９が形成されている。半導体薄膜８のゲー
ト電極５に対応する部分は真性領域からなるチャネル領
域８ａとされ、その左右両側はｎ型不純物注入領域から
なるソース領域８ｂ及びドレイン領域８ｃとされてい
る。半導体薄膜９のゲート電極６に対応する部分は真性
領域からなるチャネル領域９ａとされ、その左右両側は
ｐ型不不純物注入領域からなるドレイン領域９ｂ及びソ
ース領域９ｃとされている。そして、その上面全体には
第１の層間絶縁膜１０が形成されている。第１の層間絶
縁膜１０のソース領域８ｂ、９ｃに対応する部分にはコ
ンタクトホール１１、１２が形成され、これらコンタク
トホール１１、１２にはソース電極１３、１４がソース
領域８ｂ、９ｃと接続されて形成されている。ソース電
極１３、１４は第１の層間絶縁膜１０の上面の各所定の
個所に形成された配線１５、１６に接続されている。そ
して、その上面全体には第２の層間絶縁膜１７が形成さ
れている。第２及び第１の層間絶縁膜１７、１０のドレ
イン領域８ｃ、９ｂに対応する部分にはコンタクトホー
ル１８、１９が形成され、これらコンタクトホール１
８、１９にはドレイン電極２０、２１がドレイン領域８
ｃ、９ｂと接続されて形成されている。ドレイン電極２
０、２１は第２の層間絶縁膜１７の上面の所定の個所に
形成された共通の配線２２に接続されている。More specifically, a gate input line 4 and two gate input lines 4 to 2 are provided at predetermined locations on the upper surface of the glass substrate 1.
Gate electrodes 5 and 6 are formed, and a gate insulating film 7 is formed on the entire upper surface thereof. Semiconductor thin films 8 and 9 made of polysilicon are formed at predetermined positions on the upper surface of the gate insulating film 7, respectively. A portion of the semiconductor thin film 8 corresponding to the gate electrode 5 is a channel region 8a made of an intrinsic region, and left and right sides thereof are a source region 8b and a drain region 8c made of an n-type impurity implanted region. The portion of the semiconductor thin film 9 corresponding to the gate electrode 6 is a channel region 9a formed of an intrinsic region, and the left and right sides thereof are a drain region 9b and a source region 9c formed of a p-type impurity-implanted region. Then, a first interlayer insulating film 10 is formed on the entire upper surface. Contact holes 11 and 12 are formed in portions of the first interlayer insulating film 10 corresponding to the source regions 8b and 9c, and source electrodes 13 and 14 are connected to these contact holes 11 and 12 with the source regions 8b and 9c. It is formed. The source electrodes 13 and 14 are connected to wirings 15 and 16 formed at respective predetermined locations on the upper surface of the first interlayer insulating film 10. Then, a second interlayer insulating film 17 is formed on the entire upper surface. Contact holes 18 and 19 are formed in portions of the second and first interlayer insulating films 17 and 10 corresponding to the drain regions 8c and 9b.
8 and 19 are provided with drain electrodes 20 and 21 in the drain region 8.
c, 9b. Drain electrode 2
Reference numerals 0 and 21 are connected to a common wiring 22 formed at a predetermined position on the upper surface of the second interlayer insulating film 17.
【０００４】[0004]
【発明が解決しようとする課題】ところで、このような
薄膜トランジスタパネルを製造する場合、ガラス基板１
上に上述のような構造のＮＭＯＳ薄膜トランジスタ２と
ＰＭＯＳ薄膜トランジスタ３とからなるＣＭＯＳ薄膜ト
ランジスタを図２（Ｂ）に示すように形成した後に、ポ
リシリコンからなる半導体薄膜８、９に対して脱水素化
処理を施すことがある。このような場合には、窒素雰囲
気中において４５０〜５００℃程度の温度でアニールす
ることになる。しかるに、ＮＭＯＳ薄膜トランジスタ２
の半導体薄膜８のソース領域８ｂに接続されたソース電
極１３の近傍における配線１５の幅ｔが５０μｍ程度で
あり、且つ配線１５及びソース電極１３がアルミニウム
またはアルミニウム合金からなる場合には、４５０〜５
００℃程度の温度でアニールすると、コンタクトホール
１１の近傍における半導体薄膜８にアルミニウムが侵食
し、トランジスタの特性不良を引き起こすということを
見出した。この発明の目的は、半導体薄膜にアルミニウ
ムが侵食しないようにすることのできる薄膜トランジス
タパネルの製造方法を提供することにある。When such a thin film transistor panel is manufactured, the glass substrate 1
After a CMOS thin film transistor including the NMOS thin film transistor 2 and the PMOS thin film transistor 3 having the above structure is formed as shown in FIG. 2B, the semiconductor thin films 8 and 9 made of polysilicon are subjected to dehydrogenation treatment. May be applied. In such a case, annealing is performed at a temperature of about 450 to 500 ° C. in a nitrogen atmosphere. However, the NMOS thin film transistor 2
When the width t of the wiring 15 near the source electrode 13 connected to the source region 8b of the semiconductor thin film 8 is about 50 μm, and the wiring 15 and the source electrode 13 are made of aluminum or an aluminum alloy,
It has been found that if annealing is performed at a temperature of about 00 ° C., the semiconductor thin film 8 in the vicinity of the contact hole 11 is eroded by aluminum, which causes a transistor characteristic defect. An object of the present invention is to provide a method for manufacturing a thin film transistor panel that can prevent aluminum from eroding a semiconductor thin film.
【０００５】[0005]
【課題を解決するための手段】この発明は、絶縁性基板
上に半導体薄膜および絶縁膜を形成して該絶縁膜の前記
半導体薄膜に重合する領域にコンタクトホールを形成
し、前記絶縁膜上に前記コンタクトホールを介して前記
半導体薄膜に接続されるアルミニウムまたはアルミニウ
ム合金からなる幅３０μｍ以下の配線を形成したうえ、
４５０℃程度以上の温度でアニールすることにより脱水
素処理を行うことを特徴とする薄膜トランジスタパネル
の製造方法。 SUMMARY OF THE INVENTION The present invention relates to an insulating substrate.
Forming a semiconductor thin film and an insulating film on the insulating film;
A contact hole is formed in the area that overlaps the semiconductor thin film
And forming the contact hole on the insulating film through the contact hole.
Aluminum or aluminum connected to semiconductor thin film
After forming a wiring of 30 μm or less made of a metal alloy,
Dehydration by annealing at about 450 ° C or higher
Thin film transistor panel characterized by performing elementary treatment
Manufacturing method.
【０００６】[0006]
【作用】ところで、コンタクトホール近傍におけるアル
ミニウムまたはアルミニウム合金からなる配線の幅を２
０〜３０μｍ程度としたところ、４５０〜５００℃程度
の温度でアニールしても、半導体薄膜にアルミニウムが
侵食しないようにすることができた。したがって、この
発明によれば、コンタクトホール近傍のアルミニウムま
たはアルミニウム合金からなる配線の幅を３０μｍ以下
としているので、４５０〜５００℃程度の温度でアニー
ルしても、半導体薄膜にアルミニウムが侵食しないよう
にすることができる。The width of the wiring made of aluminum or aluminum alloy in the vicinity of the contact hole is 2.
When the thickness was set to about 0 to 30 μm, even when annealing was performed at a temperature of about 450 to 500 ° C., it was possible to prevent aluminum from corroding the semiconductor thin film. Therefore, according to the present invention, the width of the wiring made of aluminum or an aluminum alloy in the vicinity of the contact hole is set to 30 μm or less. can do.
【０００７】[0007]
【実施例】図１（Ａ）及び（Ｂ）はこの発明の一実施例
における薄膜トランジスタパネルの要部を示したもので
ある。この図において、図２（Ａ）及び（Ｂ）と同一名
称部分には同一の符号を付し、その説明を適宜省略す
る。この薄膜トランジスタパネルにおいては、ＮＭＯＳ
薄膜トランジスタ２のポリシリコンからなる半導体薄膜
８のソース領域８ｂに接続されたソース電極１３の近傍
における配線１５の幅ｔは２０〜３０μｍ程度であり、
且つ配線１５及びソース電極１３はアルミニウムまたは
アルミニウム合金からなっている。1A and 1B show a principal part of a thin film transistor panel according to an embodiment of the present invention. In this figure, the same reference numerals are given to the same parts as those in FIGS. 2A and 2B, and the description thereof will be omitted as appropriate. In this thin film transistor panel, NMOS
The width t of the wiring 15 near the source electrode 13 connected to the source region 8b of the semiconductor thin film 8 made of polysilicon of the thin film transistor 2 is about 20 to 30 μm,
The wiring 15 and the source electrode 13 are made of aluminum or an aluminum alloy.
【０００８】このように、コンタクトホール１１の近傍
におけるアルミニウムまたはアルミニウム合金からなる
配線１５の幅ｔを２０〜３０μｍ程度とし、そしてガラ
ス基板１上にＮＭＯＳ薄膜トランジスタ２とＰＭＯＳ薄
膜トランジスタ３とからなるＣＭＯＳ薄膜トランジスタ
を図１（Ａ）及び（Ｂ）に示すように形成した後に、ポ
リシリコンからなる半導体薄膜８、９に対して脱水素化
処理を施すために、窒素雰囲気中において４５０〜５０
０℃程度の温度でアニールしたところ、半導体薄膜８に
アルミニウムが侵食しないようにすることができた。し
たがって、コンタクトホール１１の近傍におけるアルミ
ニウムまたはアルミニウム合金からなる配線１５の幅ｔ
を２０〜３０μｍ程度とすると、半導体薄膜８へのアル
ミニウムの侵食に起因するトランジスタの特性不良を解
消することができる。As described above, the width t of the wiring 15 made of aluminum or an aluminum alloy in the vicinity of the contact hole 11 is set to about 20 to 30 μm, and the CMOS thin film transistor including the NMOS thin film transistor 2 and the PMOS thin film transistor 3 After being formed as shown in FIGS. 1A and 1B, the semiconductor thin films 8 and 9 made of polysilicon are subjected to dehydrogenation treatment in a nitrogen atmosphere at 450 to 50%.
Annealing at a temperature of about 0 ° C. prevented aluminum from eroding the semiconductor thin film 8. Therefore, the width t of the wiring 15 made of aluminum or aluminum alloy near the contact hole 11
Is set to about 20 to 30 μm, it is possible to eliminate poor transistor characteristics due to aluminum erosion of the semiconductor thin film 8.
【０００９】[0009]
【発明の効果】以上説明したように、この発明によれ
ば、コンタクトホール近傍のアルミニウムまたはアルミ
ニウム合金からなる配線の幅を３０μｍ以下としている
ので、４５０〜５００℃程度の温度でアニールしても、
半導体薄膜にアルミニウムが侵食しないようにすること
ができ、したがって半導体薄膜へのアルミニウムの侵食
に起因するトランジスタの特性不良を解消することがで
きる。As described above, according to the present invention, since the width of the wiring made of aluminum or aluminum alloy in the vicinity of the contact hole is set to 30 μm or less, even if the annealing is performed at a temperature of about 450 to 500 ° C.
The semiconductor thin film can be prevented from being eroded by aluminum, and therefore, a transistor characteristic defect caused by erosion of aluminum into the semiconductor thin film can be eliminated.
【図１】（Ａ）はこの発明の一実施例における薄膜トラ
ンジスタパネルの要部の平面図、（Ｂ）はそのＢ−Ｂ線
に沿う断面図。FIG. 1A is a plan view of a main part of a thin film transistor panel according to an embodiment of the present invention, and FIG. 1B is a cross-sectional view taken along the line BB.
【図２】（Ａ）は従来の薄膜トランジスタパネルの一部
の平面図、（Ｂ）はそのＢ−Ｂ線に沿う断面図。FIG. 2A is a plan view of a part of a conventional thin film transistor panel, and FIG. 2B is a cross-sectional view taken along the line BB.
８ 半導体薄膜 １１ コンタクトホール １３ ソース電極 １５ 配線 8 semiconductor thin film 11 contact hole 13 source electrode 15 wiring
Claims (2)
形成して該絶縁膜の前記半導体薄膜に重合する領域にコ
ンタクトホールを形成し、前記絶縁膜上に前記コンタク
トホールを介して前記半導体薄膜に接続されるアルミニ
ウムまたはアルミニウム合金からなる幅３０μｍ以下の
配線を形成したうえ、４５０℃程度以上の温度でアニー
ルすることにより脱水素処理を行うことを特徴とする薄
膜トランジスタパネルの製造方法。 A semiconductor thin film and an insulating film are formed on an insulating substrate.
Formed in a region of the insulating film that overlaps with the semiconductor thin film.
Forming a contact hole and forming the contact hole on the insulating film;
Aluminum connected to the semiconductor thin film via a through hole
Made of aluminum or aluminum alloy and having a width of 30 μm or less.
After forming wiring, anneal at a temperature of about 450 ° C or more.
A dehydrogenation treatment by removing
A method for manufacturing a membrane transistor panel.
とを特徴とする請求項１記載の薄膜トランジスタパネル
の製造方法。 2. The thin film transistor panel according to claim 1, wherein said semiconductor thin film is made of polysilicon.
Manufacturing method.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25981194A JP2817633B2 (en) | 1994-09-30 | 1994-09-30 | Method of manufacturing thin film transistor panel |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25981194A JP2817633B2 (en) | 1994-09-30 | 1994-09-30 | Method of manufacturing thin film transistor panel |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08102542A JPH08102542A (en) | 1996-04-16 |
| JP2817633B2 true JP2817633B2 (en) | 1998-10-30 |
Family
ID=17339337
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25981194A Expired - Lifetime JP2817633B2 (en) | 1994-09-30 | 1994-09-30 | Method of manufacturing thin film transistor panel |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2817633B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2846736B2 (en) * | 1990-11-30 | 1999-01-13 | シャープ株式会社 | Thin film semiconductor device |
-
1994
- 1994-09-30 JP JP25981194A patent/JP2817633B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08102542A (en) | 1996-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100509662B1 (en) | Active matrix display device, manufacturing method thereof and semiconductor device manufacturing method | |
| US6599791B1 (en) | Semiconductor integrated circuit | |
| KR100205388B1 (en) | Liquid crystal display device and its manufacturing method | |
| JP4372993B2 (en) | Manufacturing method of active matrix liquid crystal display device | |
| KR100355713B1 (en) | Top gate type TFT LCD and Method of forming it | |
| JPH05142577A (en) | Matrix circuit driving device | |
| JPH0688972A (en) | Liquid crystal display device | |
| JPH0645603A (en) | Mos thin-film transistor | |
| JP2004079735A (en) | Method of manufacturing thin film transistor | |
| KR970010774B1 (en) | Thin film transistor for liquid crystal device | |
| US7317209B2 (en) | Thin film transistor device and method of manufacturing the same, thin film transistor substrate and display having the same | |
| JP2002176179A (en) | Electro-optical device, manufacturing method thereof, and semiconductor device | |
| JP2817633B2 (en) | Method of manufacturing thin film transistor panel | |
| JP2776820B2 (en) | Method for manufacturing semiconductor device | |
| JP2884723B2 (en) | Thin film semiconductor device and method of manufacturing the same | |
| US6107128A (en) | Semiconductor device and method of manufacturing the same | |
| JPH05232506A (en) | Liquid crystal display device | |
| JP3281756B2 (en) | Semiconductor device and liquid crystal panel using the same | |
| KR100212270B1 (en) | Thin film transistor and manufacture thereof | |
| JPH11111985A (en) | Manufacture of thin-film transistor and liquid crystal display device | |
| JPS6159474A (en) | Thin film transistor | |
| JPH0684941A (en) | Semiconductor device | |
| JPH08248441A (en) | Liquid crystal display device | |
| JP2006128411A (en) | Thin film transistor substrate and its manufacturing method | |
| JP2003060210A (en) | Thin film semiconductor device and manufacturing method therefor |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080821 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080821 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090821 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100821 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100821 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110821 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120821 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130821 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term |