JP2815642B2 - Field effect transistor - Google Patents
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Description
【発明の詳細な説明】 （産業上の利用分野） この発明は電界効果トランジスタ、特に逆構造HEMT
（High Electron Mo−bility Transistor）に関する。Description: FIELD OF THE INVENTION The present invention relates to a field effect transistor, in particular, an inverted HEMT.
(High Electron Mo-bility Transistor).
（従来の技術） 従来提案されている逆構造HEMTの電界効果トランジス
タとして、例えば文献I:Inst.Phys.Conf.Ser.,No.91,c
h.91,pp653〜656、1988年に開示されているものがあ
る。(Prior Art) As a conventionally proposed field effect transistor of an inverted structure HEMT, for example, Document I: Inst. Phys. Conf. Ser., No. 91, c
h. 91, pp 653-656, 1988.
この従来トランジスタは、分子線エピタキシャル成長
法（MBE法）等の結晶成長法を用いて半絶縁性GaAs基板
上に順次に積層した、GaAsバッファ層、AlGaAsバッファ
層、SiドープAlGaAsキャリア供給層、AlGaAsスペーサ
層、アンドープGaAsキャネル層、Si−ドープｎ−GaAs層
及びSiドープn+−GaAsコンタクト層を備え、ソース領域
及びドレイン領域のコンタクト層にそれぞれオーミック
電極を設けると共にリセスエッチングにより露出させた
ｎ−GaAs層にゲート電極を設けた構造を有する。This conventional transistor is composed of a GaAs buffer layer, an AlGaAs buffer layer, a Si-doped AlGaAs carrier supply layer, and an AlGaAs spacer which are sequentially stacked on a semi-insulating GaAs substrate using a crystal growth method such as a molecular beam epitaxial growth method (MBE method). Layer, an undoped GaAs cannel layer, a Si-doped n-GaAs layer and a Si-doped n + -GaAs contact layer, and an ohmic electrode is provided on each of the contact layers of the source region and the drain region, and the n-GaAs is exposed by recess etching. It has a structure in which a gate electrode is provided in a layer.
そしてキャリア供給層の層厚を、このキャリア供給層
中に自由電子を生じないような層厚の最大の膜厚に設定
し、これにより、チャネル層に最大濃度の二次元電子を
誘起するようにしている。この二次元電子をゲート電極
を介し変調することによりトランジスタを動作させる。Then, the thickness of the carrier supply layer is set to a maximum thickness that does not generate free electrons in the carrier supply layer, thereby inducing a maximum concentration of two-dimensional electrons in the channel layer. ing. The transistor is operated by modulating the two-dimensional electrons via the gate electrode.
チャネル層下のAlGaAs層のヘテロバリアが二次元電極
のしみ出しを抑制するため、低ドレイン電圧におけるド
レイン電流の飽和特性は良好である。Since the hetero-barrier of the AlGaAs layer below the channel layer suppresses the exudation of the two-dimensional electrode, the saturation characteristics of the drain current at a low drain voltage are good.
（発明が解決しようとする課題） しかしながら上述した従来トランジスタにおいては、
ドレイン電圧がチャネルで電子衝突分離を生ずるような
高電圧になると、ドレイン電流の飽和特性が悪化する。
これは次に述べるような理由による。(Problems to be Solved by the Invention) However, in the above-mentioned conventional transistor,
When the drain voltage becomes high enough to cause electron collision separation in the channel, the saturation characteristics of the drain current deteriorate.
This is for the following reason.
衝突電離により生じた電子及び正孔のうち電子はドレ
イン電極に導かれ正孔の一部はゲート電極に導かれる
が、正孔の他の一部はチャネル下のバッファ層及び半絶
縁性基板に注入される。この注入された正孔はバッファ
層或は半絶縁性基板の深い準位に捕獲され当該層の電子
ポテンシャルを引き下げる。この結果、キャリア供給層
に自由電子が生じ、ドレイン電流は急激に増加する。こ
のドレイン電流増によりその飽和特性はキンクを生じて
急激に劣化する。Of the electrons and holes generated by impact ionization, electrons are guided to the drain electrode and part of the holes are guided to the gate electrode, while other parts of the holes are transferred to the buffer layer and the semi-insulating substrate below the channel. Injected. The injected holes are captured by a deep level of the buffer layer or the semi-insulating substrate and lower the electron potential of the layer. As a result, free electrons are generated in the carrier supply layer, and the drain current increases rapidly. Due to the increase in the drain current, the saturation characteristics are kinked and rapidly deteriorate.
この発明の目的は上述した従来の問題点を解決し、ド
レイン電圧が高くなってもドレイン電流の変調を起さな
い或は変調の程度が小さい電界効果トランジスタを提供
することにある。SUMMARY OF THE INVENTION An object of the present invention is to solve the above-mentioned conventional problems and to provide a field effect transistor which does not cause a modulation of a drain current even when a drain voltage becomes high or has a small degree of modulation.
（課題を解決するための手段） この発明に係る電界効果トランジスタは、基板上に順
次に設けたバッファ層、キャリア供給層、スペーサ層及
びチャネル層を備えてなる電界効果トランジスタにおい
て、前記バッファ層が、前記基板上に設けられた下側バ
ッファ層と、この下側バッファ層との界面に二次元正孔
誘起領域を形成するための導電性付与層を有する上側バ
ッファ層と、前記二次元正孔誘起領域の二次元正孔を外
部に導出する正孔導出用電極とを備えることを特徴とす
る。(Means for Solving the Problems) A field effect transistor according to the present invention is a field effect transistor comprising a buffer layer, a carrier supply layer, a spacer layer, and a channel layer sequentially provided on a substrate, wherein the buffer layer is A lower buffer layer provided on the substrate, an upper buffer layer having a conductivity-imparting layer for forming a two-dimensional hole inducing region at an interface with the lower buffer layer, and the two-dimensional hole. And a hole deriving electrode for deriving two-dimensional holes in the induction region to the outside.
（作用） このような構成によれば、チャネル層で発生した自由
正孔を、二次元正孔誘起領域で二次元正孔に変化させた
後で正孔導出用電極から外部に導出することができるの
で、かかる正孔を効率よく外部に排出することができ
る。(Operation) According to such a configuration, the free holes generated in the channel layer can be converted to two-dimensional holes in the two-dimensional hole inducing region, and then can be led out from the hole leading electrode to the outside. Therefore, such holes can be efficiently discharged to the outside.
（実施例） 以下、図面を参照し、この発明の実施例につき説明す
る。尚、図面はこの発明が理解できる程度に概略的に示
してあるにすぎず、従って各構成成分の形状、寸法及び
配設位置を図示例に限定するものではない。Hereinafter, embodiments of the present invention will be described with reference to the drawings. It should be noted that the drawings are only schematically shown to the extent that the present invention can be understood, and thus the shapes, dimensions, and arrangement positions of the respective components are not limited to the illustrated examples.
第１図はこの発明の第一実施例の構成を概略的に示す
断面図であり、素子分離層で分割された電界効果トラン
ジスタ１素子分の構造を示す。FIG. 1 is a sectional view schematically showing the structure of the first embodiment of the present invention, and shows the structure of one field effect transistor divided by an element isolation layer.
同図にも示すように、この実施例の電界効果トランジ
スタは、基板10上に順次に設けたバッファ層12、キャリ
ア供給層14、スペーサ層16及びチャネル層18を備えて成
る電界効果トランジスタにおいて、バッファ層に対し導
電性を付与するための導電性付与層20と、バッファ層か
ら正孔を排出するための正孔導出用電極22とを設けた構
成を有する。As shown in the figure, the field-effect transistor of this embodiment is a field-effect transistor comprising a buffer layer 12, a carrier supply layer 14, a spacer layer 16, and a channel layer 18 provided sequentially on a substrate 10. It has a configuration in which a conductivity imparting layer 20 for imparting conductivity to the buffer layer and a hole lead-out electrode 22 for discharging holes from the buffer layer are provided.
以下、より詳細にこの実施例につき説明する。 Hereinafter, this embodiment will be described in more detail.
この実施例では、バッファ層はバッファ層12と導電性
付与層20とを備えて成る。そして基板10を半絶縁性GaAs
基板とし、バッファ層12を基板側から順次に設けたアン
ドープGaAs下側バッファ層12bとアンドープAlGaAs上側
バッファ層12aとから構成し、上側バッファ層12aに自由
正孔を伝導するｐ−AlGaAs導電性付与層（ｐ−ブッファ
層）20を設けて上側バッファ層12a及び下側バッファ層1
2bの界面（ヘテロ界面）部分に二次元正孔を誘起し、さ
らに正孔導出用電極22を、導電性付与層20及び二次元正
孔と電気的に接続するように設ける。In this embodiment, the buffer layer comprises a buffer layer 12 and a conductivity-imparting layer 20. Substrate 10 is made of semi-insulating GaAs
As a substrate, the buffer layer 12 is composed of an undoped GaAs lower buffer layer 12b and an undoped AlGaAs upper buffer layer 12a provided sequentially from the substrate side, and p-AlGaAs conductivity imparting free holes to the upper buffer layer 12a is provided. Layer (p-buffer layer) 20 to provide an upper buffer layer 12a and a lower buffer layer 1
A two-dimensional hole is induced at the interface (heterointerface) of 2b, and a hole deriving electrode 22 is provided so as to be electrically connected to the conductivity imparting layer 20 and the two-dimensional hole.
図示例では上側バッファ層12aに導電性付与層（ｐ型
バッファ層）20を介挿し、従って導電性付与層20を上側
バッファ層12aの部分12a1及び12a2により挟持する構造
としている。AlGaAs上側バッファ層12aにｐ−AlGaAs導
電性付与層20を介挿することによって、ヘテロ界面に二
次元電子を誘起する。導電性付与層20の層厚、不純物濃
度等の条件を任意好適に設定することによって、導電性
付与層20を自由正孔の伝導可能な層とすることができ
る。In the illustrated example, the conductivity-imparting layer (p-type buffer layer) 20 is interposed in the upper buffer layer 12a, so that the conductivity-imparting layer 20 is sandwiched between the portions 12a1 and 12a2 of the upper buffer layer 12a. By interposing the p-AlGaAs conductivity imparting layer 20 in the AlGaAs upper buffer layer 12a, two-dimensional electrons are induced at the hetero interface. By appropriately setting conditions such as the layer thickness and the impurity concentration of the conductivity-imparting layer 20, the conductivity-imparting layer 20 can be a layer capable of conducting free holes.
正孔導出用電極（オーミック電極）22はシンタリング
により形成した合金層24を介して導電性付与層20及び二
次元正孔と電気的に接続する。The hole lead-out electrode (ohmic electrode) 22 is electrically connected to the conductivity imparting layer 20 and the two-dimensional holes via an alloy layer 24 formed by sintering.
さらにこの実施例では、アンドープAlGaAs上側バッフ
ァ層12上に順次に、ｎ−AlGaAsキャリア供給層14、アン
ドープAlGaAsスペーサ層16、アンドープGaAsチャネル層
18、ｎ−GaAs層26及びn+−GaAsコンタクト層28を設け
る。キャリア供給層14の層厚を、この層14に自由電子を
生じない層厚t1、好ましくは層厚t1の最大値に設定し、
これによりチャネル層18に最大濃度の二次元電子を誘起
する。またチャネル層18及びスペーサ層16のヘテロ界面
に存在するヘテロバリアによりチャネル層18に誘起され
た二次元電子のバッファ層へのしみ出しを抑制する。Further, in this embodiment, an n-AlGaAs carrier supply layer 14, an undoped AlGaAs spacer layer 16, and an undoped GaAs channel layer are sequentially formed on the undoped AlGaAs upper buffer layer 12.
18, an n-GaAs layer 26 and an n + -GaAs contact layer 28 are provided. The layer thickness of the carrier supply layer 14 is set to a layer thickness t1 that does not generate free electrons in this layer 14, preferably to the maximum value of the layer thickness t1,
This induces a maximum concentration of two-dimensional electrons in the channel layer 18. Further, the two-dimensional electrons induced in the channel layer 18 by the hetero barrier existing at the hetero interface between the channel layer 18 and the spacer layer 16 are prevented from seeping into the buffer layer.
そしてコンタクト層28のソース領域及びドレイン領域
にそれぞれオーミック電極30及び32を設け、これら電極
30及び32を、それぞれシンタリングにより形成した合金
層34及び36を介してチャネル層18と電気的に接続する。
さらにコンタクト層28からｎ−GaAs層26に至る深さ凹部
38を設け、凹部38を介して露出するｎ−GaAs層26にゲー
ト電極40を設ける。またこの実施例の電界効果トランジ
スタ１素子を分離するため、素子分離層42を設ける。Ohmic electrodes 30 and 32 are provided in the source region and the drain region of the contact layer 28, respectively.
30 and 32 are electrically connected to the channel layer 18 via alloy layers 34 and 36 formed by sintering, respectively.
Further, a concave portion from the contact layer 28 to the n-GaAs layer 26 is provided.
A gate electrode 40 is provided on the n-GaAs layer 26 exposed through the recess 38. Further, an element isolation layer 42 is provided to isolate one element of the field effect transistor of this embodiment.
この実施例にかかる電界効果トランジスタを、衝突電
離を生じないような低ドレイン電圧で使用する場合に
は、チャネル層18に誘起された二次元電子がバッファ層
12へとしみ出すのをチャネル層18とスペーサ層16とのヘ
テロ界面に存在するヘテロバリアが抑制するので、良好
なドレイン電流飽和特性を得ることができる。When the field-effect transistor according to this embodiment is used at a low drain voltage that does not cause impact ionization, the two-dimensional electrons induced in the channel layer 18 are transferred to the buffer layer.
Exudation to 12 is suppressed by the hetero barrier existing at the hetero interface between the channel layer 18 and the spacer layer 16, so that good drain current saturation characteristics can be obtained.
一方、衝突電離を生じるような高ドレイン電圧で使用
する場合にも、以下のような理由により、この衝突電離
で発生した正孔を高速で正孔導出用電極22から導出し
て、良好なドレイン電流飽和特性を維持することができ
る。On the other hand, even when the device is used at a high drain voltage that causes impact ionization, the holes generated by the impact ionization are derived from the hole deriving electrode 22 at a high speed for the following reasons. Current saturation characteristics can be maintained.
上述したように、この実施例に係る電界効果トランジ
スタでは、ｐ型AlGaAs導電性付与層20を設けた。これに
より、各層12,14,16,18内のエネルギーバンド状態を変
化させて、AlGaAs上側バッファ層12aとGaAs下側バッフ
ァ層12bとのヘテロ界面に二次元正孔誘起領域を形成す
ることができる。また、エネルギーバンド状態を変化さ
せることにより各層12,14,16,18内の電場が変化するの
で、衝突電離でチャネル層18に発生した自由成功は、ス
ペーサ層16、キャリア供給層14及び上側バッファ層12a
内を移動して二次元正孔誘起領域に達するようになり、
この二次元正孔誘起領域で二次元正孔となる。そして、
この二次元正孔は、当該二次元正孔誘起領域で誘起され
た二次元正孔とともに、成功導出用電極22（零ボルトま
たは負電位に設定される）から外部に導出される。な
お、衝突電離でチャネル層18に発生した自由正孔の一部
は、二次元正孔誘起領域に達して二次元電子となること
なく、自由正孔のまま導電性付与層20から正孔導出用電
極22に達し、外部に導出される。As described above, in the field-effect transistor according to this embodiment, the p-type AlGaAs conductivity imparting layer 20 is provided. Thereby, by changing the energy band state in each of the layers 12, 14, 16, and 18, a two-dimensional hole-inducing region can be formed at the hetero interface between the AlGaAs upper buffer layer 12a and the GaAs lower buffer layer 12b. . In addition, since the electric field in each of the layers 12, 14, 16, and 18 is changed by changing the energy band state, the free success generated in the channel layer 18 by impact ionization depends on the spacer layer 16, the carrier supply layer 14, and the upper buffer. Layer 12a
To move to the two-dimensional hole-inducing region,
Two-dimensional holes are formed in the two-dimensional hole inducing region. And
The two-dimensional hole is led out together with the two-dimensional hole induced in the two-dimensional hole induction region from the success deriving electrode 22 (set to zero volt or negative potential). Some of the free holes generated in the channel layer 18 by impact ionization reach the two-dimensional hole inducing region and do not become two-dimensional electrons, but are extracted from the conductivity-imparting layer 20 as free holes. And reaches the outside electrode 22 and is led out.
公知のように、二次元正孔のドリフト移動度は、自由
正孔のドリフト移動度よりも遥かに大きい。このため、
この実施例によれば、衝突電離で発生し正孔を高速で正
孔導出用電極22から導出することができる。As is known, the drift mobility of a two-dimensional hole is much greater than the drift mobility of a free hole. For this reason,
According to this embodiment, holes generated by impact ionization can be derived from the hole deriving electrode 22 at high speed.
したがって、この実施例によれば、電界効果トランジ
スタの高速動作時でも、衝突電離で発生した正孔を効率
よく外部に排出でき、ドレイン電圧で使用する際のドレ
イン電流の変調を抑制或いは防止して良好なドレイン電
流飽和特性を得ることがでできる。Therefore, according to this embodiment, even at the time of high-speed operation of the field-effect transistor, holes generated by impact ionization can be efficiently discharged to the outside, and the modulation of the drain current when used at the drain voltage is suppressed or prevented. Good drain current saturation characteristics can be obtained.
次に第２図及び第１図を参照し、この実施例の製造工
程につき一例を挙げて説明する。第２図（Ａ）〜（Ｃ）
はこの実施例の主要な製造工程を段階的に示す断面図で
ある。Next, the manufacturing process of this embodiment will be described with reference to FIGS. 2 and 1. FIG. 2 (A) to (C)
FIG. 3 is a sectional view showing main manufacturing steps of this embodiment step by step.
まず第２図（Ａ）にも示すように、半絶縁性GaAs基板
10上に順次に、アンドープGaAsバッファ層12b、アンド
ープAlGaAsバッファ層12a2、Beドープｐ−AlGaAs導電性
付与層（バッファ層）20、アンドープAlGaAsバッファ層
12a1、Siドープｎ−AlGaAsキャリア供給層14、アンドー
プGaAsチャネル層18、Siドープｎ−GaAs層26及びSiドー
プn+−GaAsコンタクト層28を、MBE法により連続的にエ
ピタキシャル成長させる。First, as shown in FIG. 2 (A), a semi-insulating GaAs substrate
An undoped GaAs buffer layer 12b, an undoped AlGaAs buffer layer 12a2, a Be-doped p-AlGaAs conductivity imparting layer (buffer layer) 20, and an undoped AlGaAs buffer layer
12a1, the Si-doped n-AlGaAs carrier supply layer 14, the undoped GaAs channel layer 18, the Si-doped n-GaAs layer 26, and the Si-doped n + -GaAs contact layer 28 are continuously epitaxially grown by MBE.
次に第２図（Ｂ）にも示すように、コンタクト層28、
ｎ−GaAs層26、チャネル層18、スペーサ層16、キャリア
供給層14及びバッファ層12a1を部分的にエッチング除去
して、バッファ層12a1の中央部にメサ部44を形成し、次
にバッファ層12の両側部にそれぞれ酸素イオンを注入し
て素子分離層42を形成する。Next, as shown in FIG. 2B, the contact layer 28,
The n-GaAs layer 26, the channel layer 18, the spacer layer 16, the carrier supply layer 14, and the buffer layer 12a1 are partially etched away to form a mesa portion 44 at the center of the buffer layer 12a1, and then the buffer layer 12a1 is formed. Oxygen ions are implanted into both sides of the device to form an element isolation layer.
次に第２図（Ｃ）にも示すように、オーミック電極
（ソース電極）30及びオーミック電極（ドレイン電極）
32をコンタクト層28に形成しそののちシンタリングを行
なって電極30及び32の下側にそれぞれ合金層34及び36を
形成し、さらにバッファ層12a1に正孔導出用電極22を形
成しそののちシンタリングを行なって電極22の下側に合
金層24を形成する。Next, as shown in FIG. 2C, the ohmic electrode (source electrode) 30 and the ohmic electrode (drain electrode)
32 is formed on the contact layer 28, and then sintering is performed to form alloy layers 34 and 36 below the electrodes 30 and 32, respectively, and further, the hole lead-out electrode 22 is formed on the buffer layer 12a1, and then the sintering is performed. A ring is formed to form an alloy layer 24 below the electrode 22.
次に第１図にも示すように、コンタクト層28及びｎ−
GaAs層26をリセスエッチングにより部分的に除去して凹
部38を形成し、凹部38を介して露出するｎ−GaAs層26に
ゲート電極40を形成し、所定の電界効果トランジスタを
得る。Next, as shown in FIG. 1, the contact layer 28 and the n-
The GaAs layer 26 is partially removed by recess etching to form a recess 38, and a gate electrode 40 is formed on the n-GaAs layer 26 exposed through the recess 38, thereby obtaining a predetermined field-effect transistor.
第２図はこの発明の第二実施例の構成を概略的に示す
断面図である。尚、上述した実施例の構成成分に対応す
る構成成分については同一の符号を付して示す。FIG. 2 is a sectional view schematically showing the configuration of the second embodiment of the present invention. The components corresponding to the components of the above-described embodiment are denoted by the same reference numerals.
以下、第一実施例と相違する点につき説明し、第一実
施例と同様の点についてはその詳細な説明を省略する。Hereinafter, points different from the first embodiment will be described, and detailed description of the same points as the first embodiment will be omitted.
第二実施例では上側バッファ層12aに自由正孔を伝導
しない導電性付与層20を設けて、上側バッファ12a及び
下側バッファ層12bの界面（ヘテロ界面）部分に二次元
正孔を誘起し、正孔導出用電極22を、二次元正孔と電気
的に接続するように設けている他は、第一実施例と同様
である。導電性付与層20の層厚、不純物濃度等の条件を
任意好適に設定することにより自由正孔が存在し得ない
導電性付与層20を得ることができる。In the second embodiment, a conductivity-imparting layer 20 that does not conduct free holes is provided in the upper buffer layer 12a, and two-dimensional holes are induced at an interface (hetero interface) between the upper buffer 12a and the lower buffer layer 12b. It is the same as the first embodiment except that the hole leading electrode 22 is provided so as to be electrically connected to the two-dimensional hole. By appropriately setting conditions such as the layer thickness and the impurity concentration of the conductivity imparting layer 20, the conductivity imparting layer 20 in which free holes cannot exist can be obtained.
第二実施例では、ヘテロ界面の二次元正孔が層12、20
を備えて成るバッファ層の導電性に寄与する。In the second embodiment, the two-dimensional holes at the heterointerface are
And contributes to the conductivity of the buffer layer.
第４図はこの発明の第三実施例の構成を概略的に示す
断面図である。尚、第一実施例の構成成分に対応する構
成成分については同一の符号を付して示す。FIG. 4 is a sectional view schematically showing the configuration of the third embodiment of the present invention. The components corresponding to the components of the first embodiment are denoted by the same reference numerals.
以下、第一実施例と相違する点につき説明し、第一実
施例と同様の点についてはその詳細な説明を省略する。Hereinafter, points different from the first embodiment will be described, and detailed description of the same points as the first embodiment will be omitted.
第三実施例では下側バッファ層12bに自由正孔を伝導
する導電性付与層20を設け、正孔導出用電極22を導電性
付与層20と電気的に接続するように設ける他は、第一実
施例と同様である。In the third embodiment, the lower buffer layer 12b is provided with the conductivity-imparting layer 20 for conducting free holes, and the hole-leading electrode 22 is provided so as to be electrically connected to the conductivity-imparting layer 20. This is the same as one embodiment.
図示例では下側バッファ層12bに導電性付与層（ｐ型
バッファ層）20を介挿し、従って導電性付与層20を下側
バッファ層12bの部分12b1及び12b2により挟持する構造
としている。In the illustrated example, the conductivity-imparting layer (p-type buffer layer) 20 is interposed in the lower buffer layer 12b, so that the conductivity-imparting layer 20 is sandwiched between the portions 12b1 and 12b2 of the lower buffer layer 12b.
第三実施例では、導電性付与層20が層12、20を備えて
成るバッファ層の導電性に寄与する。In the third embodiment, the conductivity-imparting layer 20 contributes to the conductivity of the buffer layer comprising the layers 12,20.
この発明は、上述した実施例にのみ限定されるもので
はなく、従って各構成成分の形成材料、導電型、配設位
置、形状、ドーピング材料、形成方法、寸法その他を任
意好適に変更できる。The present invention is not limited to the above-described embodiments, and accordingly, the forming material, conductivity type, arrangement position, shape, doping material, forming method, dimensions, and the like of each component can be changed as appropriate.
例えば、導電性付与層20を上述のもののみに限定する
ものではなく、バッファ層12の任意好適な箇所にアクセ
プタ不純物をドープすることにより形成することがで
き、上側バッファ層12a及び下側バッファ層12bの間に導
電性付与層20を設け導電性付与層20をバッファ層12a、1
2bで挟持するようにしてもよい。この場合導電性付与層
20を例えばｐ−AlGaAs層又はｐ−GaAs層とすることがで
きる。For example, the conductivity-imparting layer 20 is not limited to the above-described one, but can be formed by doping any suitable portion of the buffer layer 12 with an acceptor impurity, and the upper buffer layer 12a and the lower buffer layer Provide the conductivity imparting layer 20 between 12b, the conductivity imparting layer 20 buffer layer 12a, 1
2b. In this case, the conductivity imparting layer
20 can be, for example, a p-AlGaAs layer or a p-GaAs layer.
またこの発明は従来周知の任意好適な構成を有する電
界有効トランジスタに適用することができ、例えば上述
した実施例においてチャネル層18及びスペーサ層16の間
にInGaAs歪層（ストレインドレイヤー）を設けてもよ
い。InGaAs歪層を設けることによって二次元電子濃度を
大きくできる、電子の飽和速度を大きくできる、電子移
動度を大きくできるという効果を得られる。The present invention can be applied to a conventionally known field-effect transistor having any suitable structure. For example, in the above-described embodiment, an InGaAs strained layer (strained layer) is provided between the channel layer 18 and the spacer layer 16. Is also good. By providing the InGaAs strained layer, the effects of increasing the two-dimensional electron concentration, increasing the electron saturation speed, and increasing the electron mobility can be obtained.
またバッファ層12を二層構造とするのみならず一層構
造としてもよい。The buffer layer 12 may have not only a two-layer structure but also a one-layer structure.
また上述した実施例では、導電性付与層20をバッファ
層としても用いるようにしたが、導電性付与層20をバッ
ファ層としなくともよい。Further, in the above-described embodiment, the conductivity-imparting layer 20 is also used as a buffer layer, but the conductivity-imparting layer 20 may not be used as a buffer layer.
（発明の効果） 以上説明したように、この発明の電界トランジスタに
よれば、衝突電離で発生した正孔を二次元正孔誘起領域
で二次元正孔に変化させた後で正孔功導出用電極から外
部に導出することができるので、正孔を効率よく外部に
排出することができ、したがって、高ドレイン電圧で使
用する際のドレイン電流の変調を抑制或いは防止するこ
とができる。(Effects of the Invention) As described above, according to the electric field transistor of the present invention, the holes generated by impact ionization are converted into two-dimensional holes in the two-dimensional hole inducing region, and then the hole effect is derived. Since the holes can be led to the outside from the electrodes, holes can be efficiently discharged to the outside, and therefore, modulation of the drain current when used at a high drain voltage can be suppressed or prevented.
これにより、この発明の電界効果トランジスタによれ
ば、常に良好なドレイン電流飽和特性を得ることができ
る。Thus, according to the field effect transistor of the present invention, it is possible to always obtain good drain current saturation characteristics.
第１図はこの発明の第一実施例の構成を概略的に示す断
面図、 第２図（Ａ）〜（Ｃ）は第一実施例の製造工程の一例を
示す断面図、 第３図はこの発明の第二実施例の構成を概略的に示す断
面図、 第４図はこの発明の第三実施例の構成を概略的に示す断
面図である。 10……基板、12……バッファ層 14……キャリア供給層 16……スペーサ層、18……チャネル層 20……導電性付与層、22……正孔導出用電極。FIG. 1 is a cross-sectional view schematically showing the structure of a first embodiment of the present invention, FIGS. 2 (A) to 2 (C) are cross-sectional views showing an example of a manufacturing process of the first embodiment, FIG. FIG. 4 is a sectional view schematically showing a configuration of a second embodiment of the present invention, and FIG. 4 is a sectional view schematically showing a configuration of a third embodiment of the present invention. 10 ... substrate, 12 ... buffer layer 14 ... carrier supply layer 16 ... spacer layer, 18 ... channel layer 20 ... conductivity imparting layer, 22 ... hole leading electrode.
フロントページの続き (56)参考文献 特開 昭61−267369（ＪＰ，Ａ) 特開 昭62−35677（ＪＰ，Ａ) (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/337 - 21/338 H01L 27/095 H01L 27/098 H01L 29/775 - 29/778 H01L 29/80 - 29/812Continuation of the front page (56) References JP-A-61-267369 (JP, A) JP-A-62-35677 (JP, A) (58) Fields investigated (Int. Cl. 6 , DB name) H01L 21 / 337-21/338 H01L 27/095 H01L 27/098 H01L 29/775-29/778 H01L 29/80-29/812
Claims (3)
ア供給層、スペーサ層及びチャネル層を備えてなる電界
効果トランジスタにおいて、 前記バッファ層が、前記基板上に設けられた下側バッフ
ァ層と、この下側バッファ層との界面に二次元正孔誘起
領域を形成するための導電性付与層を有する上側バッフ
ァ層と、前記二次元正孔誘起領域の二次元正孔を外部に
導出する正孔導出用電極とを備えることを特徴とする電
界効果トランジスタ。1. A field effect transistor comprising a buffer layer, a carrier supply layer, a spacer layer, and a channel layer sequentially provided on a substrate, wherein the buffer layer comprises a lower buffer layer provided on the substrate. An upper buffer layer having a conductivity-imparting layer for forming a two-dimensional hole-inducing region at an interface with the lower buffer layer, and a hole for leading out two-dimensional holes of the two-dimensional hole-inducing region to the outside. A field-effect transistor comprising: a hole leading-out electrode.
の自由正孔を前記正孔導出用電極から外部に導出するよ
うに形成されたことを特徴とする請求項１に記載の電界
効果トランジスタ。2. The conductivity-imparting layer according to claim 1, wherein the conductivity-imparting layer is formed so that free holes in the conductivity-imparting layer are led out from the hole leading-out electrode. Field effect transistor.
の自由正孔を前記正孔導出用電極から外部に導出しない
ように形成されたことを特徴とする請求項１に記載の電
界効果トランジスタ。3. The conductivity-imparting layer according to claim 1, wherein said conductivity-imparting layer is formed such that free holes in said conductivity-imparting layer are not led out from said hole leading-out electrode. Field effect transistor.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31044389A JP2815642B2 (en) | 1989-11-29 | 1989-11-29 | Field effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31044389A JP2815642B2 (en) | 1989-11-29 | 1989-11-29 | Field effect transistor |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03171637A JPH03171637A (en) | 1991-07-25 |
| JP2815642B2 true JP2815642B2 (en) | 1998-10-27 |
Family
ID=18005310
Family Applications (1)
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|---|---|---|---|
| JP31044389A Expired - Lifetime JP2815642B2 (en) | 1989-11-29 | 1989-11-29 | Field effect transistor |
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Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JP5329151B2 (en) * | 2008-08-18 | 2013-10-30 | 日本電信電話株式会社 | Semiconductor device |
-
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- 1989-11-29 JP JP31044389A patent/JP2815642B2/en not_active Expired - Lifetime
Also Published As
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| JPH03171637A (en) | 1991-07-25 |
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