JP2815602B2 - 集積回路作製方法 - Google Patents
集積回路作製方法Info
- Publication number
- JP2815602B2 JP2815602B2 JP1049137A JP4913789A JP2815602B2 JP 2815602 B2 JP2815602 B2 JP 2815602B2 JP 1049137 A JP1049137 A JP 1049137A JP 4913789 A JP4913789 A JP 4913789A JP 2815602 B2 JP2815602 B2 JP 2815602B2
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- JP
- Japan
- Prior art keywords
- integrated circuit
- region
- regions
- patterning
- resist
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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- Exposure And Positioning Against Photoresist Photosensitive Materials (AREA)
- Drying Of Semiconductors (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はフォトレジストを用いるパターニングプロセ
スを経て集積回路を形成する集積回路作製方法に関す
る。
スを経て集積回路を形成する集積回路作製方法に関す
る。
［従来の技術］ 微小な半導体チップに106個以上の素子が形成された
半導体集積回路はコンピュータを始め種々の機器に用い
られており、その集積度の向上とともにいかに精度良く
大量生産するかが大きな課題となっている。
半導体集積回路はコンピュータを始め種々の機器に用い
られており、その集積度の向上とともにいかに精度良く
大量生産するかが大きな課題となっている。
第６図に従来の集積回路作製方法のフローチャート図
を示す。酸化膜形成プロセス10で半導体基板上に酸化膜
を形成し、多結晶シリコン堆積プロセスにて多結晶シリ
コン膜を前記酸化膜の上に形成する。その後、塗布プロ
セス14、露光プロセス16及び加工プロセス18よりなるパ
ターニングプロセスにて回路のパターニングを行ない、
最後に配線プロセス20にてアルミニウムにより各素子の
配線を行なう。
を示す。酸化膜形成プロセス10で半導体基板上に酸化膜
を形成し、多結晶シリコン堆積プロセスにて多結晶シリ
コン膜を前記酸化膜の上に形成する。その後、塗布プロ
セス14、露光プロセス16及び加工プロセス18よりなるパ
ターニングプロセスにて回路のパターニングを行ない、
最後に配線プロセス20にてアルミニウムにより各素子の
配線を行なう。
ここで、前述した一連のプロセスのうちリソグラフィ
プロセス14,16を第８図を用いてより詳細に説明する。
第８図は、第７図に示すシリコンウエーハ22内の微小領
域24のIX−IX断面を示しており、第８図ａはシリコン基
板26上に順次SiO2酸化膜28、多結晶シリコン膜30が形成
され、更に塗布プロセス14で紫外線照射によりアルカリ
可溶となるポジ形レジスト32がスピンコートされたとこ
ろを示している。
プロセス14,16を第８図を用いてより詳細に説明する。
第８図は、第７図に示すシリコンウエーハ22内の微小領
域24のIX−IX断面を示しており、第８図ａはシリコン基
板26上に順次SiO2酸化膜28、多結晶シリコン膜30が形成
され、更に塗布プロセス14で紫外線照射によりアルカリ
可溶となるポジ形レジスト32がスピンコートされたとこ
ろを示している。
次に、露光プロセス16にてフォトマスクを介して前記
ポジ形レジスト膜32に一定時間紫外線を照射し、露光部
分を塩基性水溶液で溶解させたものが第８図ｂである。
ポジ形レジスト膜32に一定時間紫外線を照射し、露光部
分を塩基性水溶液で溶解させたものが第８図ｂである。
以上のリソグラフィプロセスについで、加工プロセス
18にて前記露光プロセス16で多結晶シリコン膜30上に残
ったレジストをマスクとしてふっ素あるいは塩素を含む
ガス中で反応性イオンエッチング（RIE）を行ない、多
結晶シリコン膜30を加工する。第８図ｃは加工後の状態
を示している。
18にて前記露光プロセス16で多結晶シリコン膜30上に残
ったレジストをマスクとしてふっ素あるいは塩素を含む
ガス中で反応性イオンエッチング（RIE）を行ない、多
結晶シリコン膜30を加工する。第８図ｃは加工後の状態
を示している。
このように、従来においては塗布プロセス14、露光プ
ロセス16及び加工プロセス18のパターニングプロセスを
微小領域24のみならずシリコンウエーハ22内の他の領域
でもまったく同様に一括して行ない、所望の回路のパタ
ーニングを行なっていた。
ロセス16及び加工プロセス18のパターニングプロセスを
微小領域24のみならずシリコンウエーハ22内の他の領域
でもまったく同様に一括して行ない、所望の回路のパタ
ーニングを行なっていた。
［発明が解決しようとする課題］ しかしながら、従来の方法においては、加工プロセス
18にてレジストをマスクとしてイオンエッチングする
際、幾つかの問題が生じていた。即ち、CCl4等のガス中
でレジストをマスクにして反応性イオンエッチングを行
なうと、レジストからＣ、Clを含んだ重合体（ポリマ
ー）が発生し、エッチングパターン側壁に付着するので
ある。この重合体はイオンエッチングに対してマスクと
して作用するため、例えば、第９図に示すようなゲート
領域34と配線領域36、38が並列する場合には、配線領域
36の側壁にはゲート領域34の上のレジストからの重合体
が配線領域38の側壁よりも多量に付着し、このため、第
10図に示すように加工後の配線領域37と39ではその線幅
に大きなバラツキが生じてしまい、正確な回路形成がで
きないという問題があった。
18にてレジストをマスクとしてイオンエッチングする
際、幾つかの問題が生じていた。即ち、CCl4等のガス中
でレジストをマスクにして反応性イオンエッチングを行
なうと、レジストからＣ、Clを含んだ重合体（ポリマ
ー）が発生し、エッチングパターン側壁に付着するので
ある。この重合体はイオンエッチングに対してマスクと
して作用するため、例えば、第９図に示すようなゲート
領域34と配線領域36、38が並列する場合には、配線領域
36の側壁にはゲート領域34の上のレジストからの重合体
が配線領域38の側壁よりも多量に付着し、このため、第
10図に示すように加工後の配線領域37と39ではその線幅
に大きなバラツキが生じてしまい、正確な回路形成がで
きないという問題があった。
本発明は上記従来の課題に鑑みてなされたものであ
り、その目的は従来のパターニングプロセスを改善して
回路の配線幅のバラツキを低減し、制度良く回路を形成
することが可能な集積回路作製方法を提供することにあ
る。
り、その目的は従来のパターニングプロセスを改善して
回路の配線幅のバラツキを低減し、制度良く回路を形成
することが可能な集積回路作製方法を提供することにあ
る。
［課題を解決するための手段］ 上記目的を達成するために、本発明はパターニングプ
ロセスにおいて、第１図に示すように多結晶シリコン膜
上にフォトレジストを塗布する塗布プロセス14と、シリ
コンウエーハを仮想の格子縞で複数の領域に分割して前
記複数の領域のうち互い違いの関係にある領域を抽出
し、抽出された領域上のフォトレジストのみを露光する
選択露光プロセス42と、 前記多結晶シリコン膜をイオンエッチングする加工プ
ロセス18と、 を有し、前記露光プロセスにおいて露光すべき領域を変
化させて前記パターニングプロセスを繰り返すことを特
徴としている。
ロセスにおいて、第１図に示すように多結晶シリコン膜
上にフォトレジストを塗布する塗布プロセス14と、シリ
コンウエーハを仮想の格子縞で複数の領域に分割して前
記複数の領域のうち互い違いの関係にある領域を抽出
し、抽出された領域上のフォトレジストのみを露光する
選択露光プロセス42と、 前記多結晶シリコン膜をイオンエッチングする加工プ
ロセス18と、 を有し、前記露光プロセスにおいて露光すべき領域を変
化させて前記パターニングプロセスを繰り返すことを特
徴としている。
［作用］ 即ち、シリコンウエーハ内を従来のように一括してパ
ターニングするのではなく、幾つかの領域に分割し、そ
の中から一定の関係を有し前記ウエーハ内にほぼ均一に
散在した幾つかの領域を抽出し選択的に露光することに
より前記シリコンウエーハをリアクティブイオンエッチ
ングにて加工する際に前記選択露光プロセスにて選択さ
れなかった領域には未露光のレジストが残っているため
従来の一括露光の方法よりも多量の重合体が発生する。
すると、例えば第９図に示されるような粗密パターンが
選択領域に存在するときにも配線領域36および38の側壁
には前記未露光レジストからの重合体がほぼ同量付着
し、加工後の配線幅のバラツキをなくすことができる。
その後、再び塗布プロセス18にてフォトレジストを塗布
し、未選択の領域を新たに選択して前述のパターニング
プロセスを繰り返すことにより同様に選択領域での配線
幅のバラツキをなくすことができる。
ターニングするのではなく、幾つかの領域に分割し、そ
の中から一定の関係を有し前記ウエーハ内にほぼ均一に
散在した幾つかの領域を抽出し選択的に露光することに
より前記シリコンウエーハをリアクティブイオンエッチ
ングにて加工する際に前記選択露光プロセスにて選択さ
れなかった領域には未露光のレジストが残っているため
従来の一括露光の方法よりも多量の重合体が発生する。
すると、例えば第９図に示されるような粗密パターンが
選択領域に存在するときにも配線領域36および38の側壁
には前記未露光レジストからの重合体がほぼ同量付着
し、加工後の配線幅のバラツキをなくすことができる。
その後、再び塗布プロセス18にてフォトレジストを塗布
し、未選択の領域を新たに選択して前述のパターニング
プロセスを繰り返すことにより同様に選択領域での配線
幅のバラツキをなくすことができる。
なお、パターニングプロセスの繰り返し時に既に加工
された領域は再塗布されたフォトレジストによってマス
クされているために再びエッチングされる恐れはない。
された領域は再塗布されたフォトレジストによってマス
クされているために再びエッチングされる恐れはない。
以上のパターニングプロセスを選択すべき領域がなく
なるまで繰り返すことによりシリコンウエーハ全域で配
線幅のバラツキをなくすことができる。
なるまで繰り返すことによりシリコンウエーハ全域で配
線幅のバラツキをなくすことができる。
［実施例］ 以下図面を用いて本発明に係る集積回路作製方法の好
適な実施例を説明する。
適な実施例を説明する。
第２図はシリコンウエーハ22に順次SiO2酸化膜、多結
晶シリコン膜およびポジ形レジスト膜が従来と同様の方
法で形成されたところが示されており、本実施例では前
記シリコンウエーハ22を２点鎖線で示す仮想格子縞で多
数の微小領域に分割している。そして、前記領域のうち
図中×印で示される互い違いの関係にある領域群44を抽
出し、前記抽出領域の一の領域の断面が第３図に示され
ている。第３図a,bおよびｃは本実施例のパターニング
プロセスにて所望のパターニングが形成される様子が示
されており、選択露光プロセス42にてフォトマスクを介
してポジ形レジスト膜32に一定時間紫外線を照射し、露
光部分を塩基性水溶液で溶解させる（第３図ｂ）。
晶シリコン膜およびポジ形レジスト膜が従来と同様の方
法で形成されたところが示されており、本実施例では前
記シリコンウエーハ22を２点鎖線で示す仮想格子縞で多
数の微小領域に分割している。そして、前記領域のうち
図中×印で示される互い違いの関係にある領域群44を抽
出し、前記抽出領域の一の領域の断面が第３図に示され
ている。第３図a,bおよびｃは本実施例のパターニング
プロセスにて所望のパターニングが形成される様子が示
されており、選択露光プロセス42にてフォトマスクを介
してポジ形レジスト膜32に一定時間紫外線を照射し、露
光部分を塩基性水溶液で溶解させる（第３図ｂ）。
そして、加工プロセス18にて前記露光プロセス16で多
結晶シリコン膜30上に残ったレジストをマスクとしてふ
っ素あるいは塩素を含むガス中で反応性イオンエッチン
グ（RIE）を行ない、多結晶シリコン膜30を加工する
（第３図ｃ）。この時、前記シリコンウエーハ22内で抽
出されなかった領域、即ち図中無印領域は未露光である
ためレジストが除去されておらず、第３図ａの構成が維
持される。従って、第３図ｃの加工時に前記無印領域の
未露光レジストから多量の重合体が発生し、図中×印の
選択領域44のエッチング側壁部に多量に付着するので、
第９図に示す粗密パターンが存在するときにも第４図の
ように加工後の配線領域50,51とも同様な配線幅とな
り、バラツキをなくすことができる。
結晶シリコン膜30上に残ったレジストをマスクとしてふ
っ素あるいは塩素を含むガス中で反応性イオンエッチン
グ（RIE）を行ない、多結晶シリコン膜30を加工する
（第３図ｃ）。この時、前記シリコンウエーハ22内で抽
出されなかった領域、即ち図中無印領域は未露光である
ためレジストが除去されておらず、第３図ａの構成が維
持される。従って、第３図ｃの加工時に前記無印領域の
未露光レジストから多量の重合体が発生し、図中×印の
選択領域44のエッチング側壁部に多量に付着するので、
第９図に示す粗密パターンが存在するときにも第４図の
ように加工後の配線領域50,51とも同様な配線幅とな
り、バラツキをなくすことができる。
その後、再び塗装プロセスに移り、今度は第２図の無
印領域を抽出して選択露光し、第３図と同様のプロセス
を行ない所望のパターニングを形成する。このとき、第
２図の×印で示される加工領域は第５図に示すようにそ
のエッチング部が塗布レジスト32によって保護されてお
り、このレジストから図中無印領域のエッチングパター
ン側壁部に重合体が多量に付着するので前述したように
配線幅のバラツキをなくすと共に加工領域の再エッチン
グを防ぐ作用も行なう。
印領域を抽出して選択露光し、第３図と同様のプロセス
を行ない所望のパターニングを形成する。このとき、第
２図の×印で示される加工領域は第５図に示すようにそ
のエッチング部が塗布レジスト32によって保護されてお
り、このレジストから図中無印領域のエッチングパター
ン側壁部に重合体が多量に付着するので前述したように
配線幅のバラツキをなくすと共に加工領域の再エッチン
グを防ぐ作用も行なう。
この様に、本発明はシリコンウエーハの露光領域を幾
つかに分割し、パターニングプロセスをすべての領域が
加工されるまで繰り返すことにより、加工プロセスにお
いてレジストからの重合体を多量に発生させる事を可能
にしたものであり、従来生じていた配線幅のバラツキを
なくして精度良く回路形成を行なうことができる。
つかに分割し、パターニングプロセスをすべての領域が
加工されるまで繰り返すことにより、加工プロセスにお
いてレジストからの重合体を多量に発生させる事を可能
にしたものであり、従来生じていた配線幅のバラツキを
なくして精度良く回路形成を行なうことができる。
なお、本実施例においてはパターニングプロセスを２
回繰り返すことによりパターニングを行なったが、必要
に応じて２回以上繰り返してパターニングを完成させる
ことも可能である。
回繰り返すことによりパターニングを行なったが、必要
に応じて２回以上繰り返してパターニングを完成させる
ことも可能である。
［発明の効果］ 以上説明したように、本発明に係る集積回路作製方法
によれば、配線幅のバラツキをなくして制度良く回路形
成を行うことが可能となる。
によれば、配線幅のバラツキをなくして制度良く回路形
成を行うことが可能となる。
第１図は本発明に係る集積回路作製方法のフローチャー
ト図、 第２図はシリコンウエーハの分割説明図、 第３図は本発明に係る集積回路作製方法におけるプロセ
ス説明図、 第４図および第５図は本発明に係る集積回路作製方法の
作用説明図、 第６図は従来の集積回路作製方法のフローチャート図、 第７図はシリコンウエーハ構成図、 第８図は従来の集積回路作製方法のプロセス説明図、 第９図および第10図は従来の集積回路作製方法による加
工を示す説明図である。 10……酸化膜形成プロセス 12……多結晶シリコン膜堆積プロセス 14……塗布プロセス 18……加工プロセス 42……選択露光プロセス
ト図、 第２図はシリコンウエーハの分割説明図、 第３図は本発明に係る集積回路作製方法におけるプロセ
ス説明図、 第４図および第５図は本発明に係る集積回路作製方法の
作用説明図、 第６図は従来の集積回路作製方法のフローチャート図、 第７図はシリコンウエーハ構成図、 第８図は従来の集積回路作製方法のプロセス説明図、 第９図および第10図は従来の集積回路作製方法による加
工を示す説明図である。 10……酸化膜形成プロセス 12……多結晶シリコン膜堆積プロセス 14……塗布プロセス 18……加工プロセス 42……選択露光プロセス
Claims (1)
- 【請求項１】半導体基板上に順次酸化膜、多結晶シリコ
ン膜を形成しパターニングプロセスを経て前記半導体基
板上に集積回路を形成する集積回路作製方法において、 前記パターニングプロセスは、 前記多結晶シリコン膜上にフォトレジストを塗布する塗
布プロセスと、 前記半導体基板を仮想の格子縞で複数の領域に分割し、
前記複数の領域のうち互い違いの関係にある領域上の前
記レジストのみを露光する選択露光プロセスと、 前記多結晶シリコン膜をイオンエッチングする加工プロ
セスと、 を有し、前記露光プロセスにおいて露光すべき領域を変
化させて前記パターニングプロセスを繰り返すことによ
り精度良く回路を形成することができることを特徴とし
た集積回路作製方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1049137A JP2815602B2 (ja) | 1989-02-28 | 1989-02-28 | 集積回路作製方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1049137A JP2815602B2 (ja) | 1989-02-28 | 1989-02-28 | 集積回路作製方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02228020A JPH02228020A (ja) | 1990-09-11 |
| JP2815602B2 true JP2815602B2 (ja) | 1998-10-27 |
Family
ID=12822686
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1049137A Expired - Lifetime JP2815602B2 (ja) | 1989-02-28 | 1989-02-28 | 集積回路作製方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2815602B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100420126B1 (ko) * | 2002-01-28 | 2004-03-02 | 삼성전자주식회사 | 반도체 장치의 제조를 위한 패터닝 방법 |
| JP2015046459A (ja) * | 2013-08-28 | 2015-03-12 | ソニー株式会社 | エッチング方法、電子デバイスの製造方法および偏光板の製造方法 |
-
1989
- 1989-02-28 JP JP1049137A patent/JP2815602B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02228020A (ja) | 1990-09-11 |
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