JP2814028B2 - Phase control circuit - Google Patents

Phase control circuit

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JP2814028B2
JP2814028B2 JP3297264A JP29726491A JP2814028B2 JP 2814028 B2 JP2814028 B2 JP 2814028B2 JP 3297264 A JP3297264 A JP 3297264A JP 29726491 A JP29726491 A JP 29726491A JP 2814028 B2 JP2814028 B2 JP 2814028B2
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flip
pulse
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弘久 菊川
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日本プレシジョン・サーキッツ株式会社
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【産業上の利用分野】本発明は、PLL(Phase
Locked Loop)回路等に用いる位相制御回路
に関するものである。
BACKGROUND OF THE INVENTION The present invention relates to a PLL (Phase
The present invention relates to a phase control circuit used for a Locked Loop (Looped Loop) circuit or the like.

【従来の技術】図4、図5および図6は従来例を示した
ものであり、図4はPLL回路を示したブロック図、図
5は図4の位相比較回路の詳細を示した電気回路図、図
6は図5の動作を説明したタイムチャートである。図4
において、31は位相比較回路、32は基準発振回路、
33は1/R分周回路、34はVCO(電圧制御発振
器)、35は1/N分周回路、36はチャージポンプ、
37はLPF(ローパスフィルタ)である。図4および
図5に示した位相比較回路31には、1/R分周回路3
3から入力パルス“FR”が、1/N分周回路35から
入力パルス“FV”が、それぞれ入力される(図6参
照)。そして、入力パルス“FR”と入力パルス“F
V”との位相が比較され、その位相差に応じて位相差パ
ルス“U”(VCOの周波数上昇用信号)および位相差
パルス“D”(VCOの周波数下降用信号)が出力され
る。この位相比較回路31の基本的な機能は、入力パル
ス“FR”の位相が入力パルス“FV”の位相よりも進
んでいるときには「U=1、D=0」を出力し、入力パ
ルス“FR”の位相が入力パルス“FV”の位相よりも
遅れているときには「U=0、D=1」を出力し、入力
パルス“FR”の位相と入力パルス“FV”の位相とが
一致しているときには「U=0、D=0」を出力する、
というものである。
2. Description of the Related Art FIGS. 4, 5 and 6 show a conventional example. FIG. 4 is a block diagram showing a PLL circuit, and FIG. 5 is an electric circuit showing details of a phase comparison circuit shown in FIG. FIG. 6 and FIG. 6 are time charts for explaining the operation of FIG. FIG.
, 31 is a phase comparison circuit, 32 is a reference oscillation circuit,
33 is a 1 / R divider circuit, 34 is a VCO (voltage controlled oscillator), 35 is a 1 / N divider circuit, 36 is a charge pump,
Reference numeral 37 denotes an LPF (low-pass filter). The phase comparison circuit 31 shown in FIG. 4 and FIG.
3 and an input pulse "FV" from the 1 / N frequency dividing circuit 35 (see FIG. 6). Then, the input pulse “FR” and the input pulse “F”
The phase difference with V is compared, and a phase difference pulse “U” (VCO frequency raising signal) and a phase difference pulse “D” (VCO frequency lowering signal) are output according to the phase difference. The basic function of the phase comparison circuit 31 is to output “U = 1, D = 0” when the phase of the input pulse “FR” is ahead of the phase of the input pulse “FV”, and to output the input pulse “FR”. Is output later than the phase of the input pulse "FV", "U = 0, D = 1" is output, and the phase of the input pulse "FR" matches the phase of the input pulse "FV". Sometimes "U = 0, D = 0" is output,
That is.

【発明が解決しようとする課題】しかしながら、実際に
は図6に示すようにハザード状のパルス“Hu”および
“Hd”(以下、単にハザードという。)が生じるた
め、位相差パルス“U”とハザード“Hu”とが、位相
差パルス“D”とハザード“Hd”とが、それぞれオー
バーラップすることになる。このように、位相差パルス
とハザードが生じている期間がオーバーラップするた
め、例えば図4に示したチャージポンプ36内のCMO
Sトランジスタの両チャネルが同時にオン状態となり、
チャージポンプ36やVCO34等が誤動作する等の問
題点があった。本発明の目的は、位相差パルスとハザー
ドとのオーバーラップ部を除去し、正確な動作が可能な
回路を提供することである。
However, actually, as shown in FIG. 6, hazardous pulses "Hu" and "Hd" (hereinafter simply referred to as "hazard") are generated, so that the phase difference pulse "U" is generated. The hazard "Hu" overlaps the phase difference pulse "D" and the hazard "Hd". As described above, since the phase difference pulse and the period in which the hazard occurs overlap, for example, the CMO in the charge pump 36 shown in FIG.
Both channels of the S transistor are simultaneously turned on,
There is a problem that the charge pump 36, the VCO 34 and the like malfunction. SUMMARY OF THE INVENTION An object of the present invention is to provide a circuit capable of removing an overlapping portion between a phase difference pulse and a hazard and performing an accurate operation.

【課題を解決するための手段】本発明における位相制御
回路は、位相差を有する二つの入力パルスの一方の立下
がり(または立上がり)によりセットされて出力を第1
の論理レベルとする第1のフリップフロップ回路と、上
記二つの入力パルスの他方の立下がり(または立上が
り)によりセットされて出力を第1の論理レベルとする
第2のフリップフロップ回路と、上記第1、第2のフリ
ップフロップ回路がともに上記第1の論理レベルを出力
することを受けて上記第1、第2のフリップフロップ回
路をともにリセットして上記第1、第2のフリップフロ
ップ回路の出力をともに第2の論理レベルとせしめる制
御回路とを有し、上記第1、第2のフリップフロップ回
路をそれぞれ上記二つの入力パルスのそれぞれに対応し
た二つの出力部としてあり、 上記第1、第2のフリップ
フロップ回路のうち上記二つの入力パルスのうち位相の
進んだ入力パルスを受けた側が先にセットされ、位相の
遅れた入力パルスを受けた側が続いてセットされ、続い
て上記第1、第2のフリップフロップ回路がともにリセ
ットされることにより、位相が進んでいる方の上記入力
パルスに対応した一方の上記出力部からは位相差に応じ
た第1パルスを出力するとともに他方の上記出力部から
は上記第1パルスとオーバーラップ部を有するハザード
状の第2パルスを上記第1パルスの消失時に出力する位
相比較回路と、二つの上記出力部の出力を受け、先に出
力の論理レベルが第2の論理レベルから第1の論理レベ
ルに変化した側の上記出力部から上記第1パルスが出力
されたものと判別する判別回路と、上記判別回路からの
判別情報に基いて上記第1パルスを出力した側の上記出
力部の出力より上記第2パルスを出力した側の上記出力
部の出力を相対的に遅延させることにより、上記各出力
部の出力を上記オーバーラップ部を有さない出力に変換
する遅延制御回路とを有する。
SUMMARY OF THE INVENTION A phase control circuit according to the present invention comprises:
The output is set to 1
A first flip-flop circuit having a logic level of
The falling (or rising) of the other of the two input pulses
To set the output to the first logic level
A second flip-flop circuit and the first and second flip-flop circuits;
Both flip-flop circuits output the first logic level.
The first and second flip-flops
The roads are reset together to set the first and second flip-flops.
Control to set both outputs of the flip-flop circuit to the second logic level
Control circuit, and the first and second flip-flop circuits
Path corresponding to each of the above two input pulses.
Was there a two outputs, the first, second flip
The phase of the above two input pulses in the flop circuit
The side receiving the advanced input pulse is set first, and the phase
The side that received the delayed input pulse is subsequently set, followed by
The first and second flip-flop circuits are both reset.
The above input of the one whose phase is advanced
One of the output units corresponding to the pulse responds to the phase difference
And outputs the first pulse from the other output section.
Is a hazard having an overlap with the first pulse.
To output the second pulse in the shape of an arrow when the first pulse disappears
The outputs of the phase comparison circuit and the two output units are output first.
The logic level of the force is changed from the second logic level to the first logic level.
The first pulse is output from the output unit on the side that changed to
A discrimination circuit for discriminating that the discrimination has been performed;
The output on the side that outputs the first pulse based on the discrimination information
The output on the side that outputs the second pulse from the output of the power unit
By relatively delaying the output of the
Output of the section to an output without the above overlap section
And a delay control circuit .

【実施例】図1、図2および図3は実施例を示したもの
であり、図1は位相制御回路を示したブロック図、図2
は図1の詳細を示した電気回路図、図3は図1および図
2の動作を示したタイムチャートである。図1および図
2に示した位相制御回路を図4に示した位相比較回路3
1の代りに用いることにより、PLL回路を構成するこ
とができる。図1および図2の構成は、以下の通りであ
る。位相比較回路11は、1/R分周回路(図示せ
ず。)からの入力パルス“FR”と1/N分周回路(図
示せず。)からの入力パルス“FV”との位相を比較
し、その位相差に応じて、位相差パルス“U”(第1パ
ルス、VCO(図示せず。)の周波数上昇用信号)およ
び位相差パルス“D”(第1パルス、VCOの周波数下
降用信号)を出力するものである。この位相比較回路1
1の構成は、出力インバータを除いた点以外は、図5に
示した位相比較回路31の構成と同様である(出力イン
バータは後述の遅延回路13および14に含ませてい
る。)。したがって、この位相比較回路11の基本的な
機能は、図3に示すように、入力パルス“FR”の位相
が入力パルス“FV”の位相よりも進んでいるときには
「U=0、D=1」を出力し、入力パルス“FR”の位
相が入力パルス“FV”の位相よりも遅れているときに
は「U=1、D=0」を出力し、入力パルス“FR”の
位相と入力パルス“FV”の位相とが一致しているとき
には「U=1、D=1」を出力する、というものであ
る。ただし、実際にはハザード“Hu”(第2パルス)
および“Hd”(第2パルス)が生じるため、位相差パ
ルス“U”とハザード“Hu”とが、位相差パルス
“D”とハザード“Hd”とが、それぞれオーバーラッ
プすることになる。判別回路12は、位相差パルス
“U”と位相差パルス“D”のいずれが先に出力された
かを判別し、判別信号“S”(“論理値“1”または
“0”)を出力するものである。すなわち、入力パルス
“FR”と“FV”のいずれの位相が進んでいるかを判
別するものである。遅延回路13は、位相比較回路11
の一方の出力部からの信号“U1”(位相差パルス
“U”およびハザード“Hd”)を所定時間遅延し、遅
延パルス“U2”を出力するものである。遅延回路14
は、位相比較回路11の他方の出力部からの信号“D
1”(位相差パルス“D”およびハザード“Hu”)を
所定時間遅延し、遅延パルス“D2”を出力するもので
ある。遅延回路13および遅延回路14の遅延時間は略
同一となるよう構成されている。再遅延回路15は、遅
延回路13からの信号“U2”を所定時間遅延し、再遅
延パルス“U3”を出力するものである。再遅延回路1
6は、遅延回路14からの信号“D2”を所定時間遅延
し、再遅延パルス“D3”を出力するものである。再遅
延回路15の遅延時間と遅延回路16の遅延時間とは略
同一となるよう構成されている。選択回路17は、判別
回路からの判別信号“S”(位相差パルス“U”と位相
差パルス“D”のいずれが先に出力されたかを示す信
号)を受けて、遅延パルス“U2”または再遅延パルス
“U3”のいずれかを選択し、反転した出力パルス“U
4”を出力するものである。選択回路18は、判別回路
からの判別信号“S”を受けて、遅延パルス“D2”ま
たは再遅延パルス“D3”のいずれかを選択し、反転し
た出力パルス“D4”を出力するものである。なお、遅
延回路13、14における遅延時間は、選択回路17、
18が完全にスタンバイするまでの時間(遅延パルスと
再遅延パルスのいずれを出力するかが完全に決定される
までの時間)以上となるよう設定されている。つぎに、
図3のタイムチャートを参照して、図1および図2に示
した位相制御回路の動作を説明する。位相比較回路11
には、入力パルス“FR”および“FV”が入力され、
これらの位相が比較される。入力パルス“FR”の位相
が入力パルス“FV”の位相よりも進んでいるときには
一方の出力部から位相差パルス“U”が出力され、入力
パルス“FR”の位相が入力パルス“FV”の位相より
も遅れているときには他方の出力部から位相差パルス
“D”が出力される。また、位相差パルス“U”の消失
時には位相差パルス“U”とオーバーラップするハザー
ド“Hu”が他方の出力部から出力され、位相差パルス
“D”の消失時には位相差パルス“D”とオーバーラッ
プするハザード“Hd”が一方の出力部から出力され
る。そして、位相差パルス“U”および位相差パルス
“D”を受けて、判別回路12からは判別信号“S”
(“論理値“1”または“0”)が出力される。位相比
較回路11の一方の出力部からの信号“U1”は、遅延
回路13および再遅延回路15で順次遅延され、遅延回
路13からは遅延パルス“U2”が、再遅延回路15か
らは再遅延パルス“U3”が、それぞれ出力される。同
様にして、位相比較回路11の他方の出力部からの信号
“D1”は、遅延回路14および再遅延回路16で順次
遅延され、遅延回路14からは遅延パルス“D2”が、
再遅延回路16からは再遅延パルス“D3”が、それぞ
れ出力される。判別回路12からの判別信号“S”は選
択回路17および18に入力され、選択回路17および
18の出力部(それぞれ一対のトライステートインバー
タで構成されている。)はスタンバイ状態となる。そし
て、位相差パルスが「U=0、D=1」のときには、選
択回路17では遅延パルス“U2”が選択され、選択回
路18では再遅延パルス“D3”が選択される。逆に、
位相差パルスが「U=1、D=0」のときには、選択回
路17では再遅延パルス“U3”が選択され、選択回路
18では遅延パルス“D2”が選択される。つまり、位
相差パルス“U”および“D”は単に遅延されるだけで
あるのに対し、ハザード“Hu”および“Hd”は再遅
延されるわけである。その結果、選択回路17からの反
転した出力パルス“U4”と選択回路18からの反転し
た出力パルス“D4”とは互いにオーバーラップしなく
なる。したがって、例えば選択回路17および18の出
力をチャージポンプに接続した場合、チャージポンプ内
のCMOSトランジスタの両チャネルが同時にオン状態
になること等が防止され、チャージポンプやVCO等の
誤動作がなくなる。
FIG. 1, FIG. 2 and FIG. 3 show an embodiment. FIG. 1 is a block diagram showing a phase control circuit.
1 is an electric circuit diagram showing details of FIG. 1, and FIG. 3 is a time chart showing operations of FIGS. 1 and 2. The phase control circuit shown in FIGS. 1 and 2 is replaced with the phase comparison circuit 3 shown in FIG.
A PLL circuit can be configured by using the PLL circuit in place of 1. 1 and 2 are as follows. The phase comparison circuit 11 compares the phase of the input pulse “FR” from the 1 / R frequency dividing circuit (not shown) with the phase of the input pulse “FV” from the 1 / N frequency dividing circuit (not shown). Then, according to the phase difference, a phase difference pulse “U” (first pulse, a signal for raising the frequency of a VCO (not shown)) and a phase difference pulse “D” (first pulse, a frequency lowering signal of the VCO) Signal). This phase comparison circuit 1
The configuration of 1 is the same as the configuration of the phase comparison circuit 31 shown in FIG. 5 except that the output inverter is not included (the output inverter is included in delay circuits 13 and 14 described later). Therefore, as shown in FIG. 3, the basic function of the phase comparison circuit 11 is that "U = 0, D = 1 when the phase of the input pulse" FR "is ahead of the phase of the input pulse" FV ". Is output, and when the phase of the input pulse “FR” is behind the phase of the input pulse “FV”, “U = 1, D = 0” is output, and the phase of the input pulse “FR” and the input pulse “FV” are output. When the phase of FV "matches," U = 1, D = 1 "is output. However, actually, the hazard “Hu” (second pulse)
And “Hd” (second pulse), the phase difference pulse “U” and the hazard “Hu” overlap, and the phase difference pulse “D” and the hazard “Hd” overlap. The determination circuit 12 determines which of the phase difference pulse “U” and the phase difference pulse “D” was output first, and outputs a determination signal “S” (“logical value“ 1 ”or“ 0 ”). That is, the delay circuit 13 determines which phase of the input pulse “FR” or “FV” is advanced.
The signal "U1" (the phase difference pulse "U" and the hazard "Hd") from one of the output sections is delayed for a predetermined time, and a delayed pulse "U2" is output. Delay circuit 14
Is a signal “D” from the other output unit of the phase comparison circuit 11.
1 "(the phase difference pulse" D "and the hazard" Hu ") are delayed by a predetermined time, and the delay pulse" D2 "is output.The delay circuits 13 and 14 have substantially the same delay time. The re-delay circuit 15 delays the signal "U2" from the delay circuit 13 for a predetermined time and outputs a re-delay pulse "U3".
Numeral 6 is for delaying the signal "D2" from the delay circuit 14 by a predetermined time and outputting a re-delay pulse "D3". The delay time of the re-delay circuit 15 and the delay time of the delay circuit 16 are configured to be substantially the same. The selection circuit 17 receives the determination signal “S” (a signal indicating which of the phase difference pulse “U” and the phase difference pulse “D” was output first) from the determination circuit, and receives the delay pulse “U2” or One of the re-delay pulses “U3” is selected, and the inverted output pulse “U3” is selected.
In response to the determination signal "S" from the determination circuit, the selection circuit 18 selects either the delay pulse "D2" or the re-delay pulse "D3", and outputs the inverted output pulse. It outputs “D4.” Note that the delay time in the delay circuits 13 and 14 is determined by the selection circuit 17
18 is set to be equal to or longer than the time until completely standby (a time until which of the delay pulse and the re-delay pulse is output is completely determined). Next,
The operation of the phase control circuit shown in FIGS. 1 and 2 will be described with reference to the time chart of FIG. Phase comparison circuit 11
Receives input pulses “FR” and “FV”,
These phases are compared. When the phase of the input pulse “FR” is ahead of the phase of the input pulse “FV”, a phase difference pulse “U” is output from one output unit, and the phase of the input pulse “FR” is the same as that of the input pulse “FV”. When the phase is behind the phase, the other output section outputs a phase difference pulse “D”. When the phase difference pulse “U” disappears, a hazard “Hu” overlapping with the phase difference pulse “U” is output from the other output unit. When the phase difference pulse “D” disappears, the phase difference pulse “D” is output. Overlapping hazards "Hd" are output from one output. Upon receiving the phase difference pulse “U” and the phase difference pulse “D”, the discrimination circuit 12 outputs a discrimination signal “S”.
(“Logic value“ 1 ”or“ 0 ”) The signal“ U1 ”from one output of the phase comparator 11 is sequentially delayed by the delay circuit 13 and the re-delay circuit 15, Outputs a delay pulse "U2" from the re-delay circuit 15 and a re-delay pulse "U3" from the re-delay circuit 15. Similarly, the signal "D1" from the other output of the phase comparison circuit 11 is delayed. The delay pulse "D2" is sequentially delayed by the circuit 14 and the re-delay circuit 16,
The re-delay circuit 16 outputs a re-delay pulse “D3”. The discrimination signal "S" from the discrimination circuit 12 is input to the selection circuits 17 and 18, and the output portions of the selection circuits 17 and 18 (each constituted by a pair of tri-state inverters) enter a standby state. When the phase difference pulse is “U = 0, D = 1”, the selection circuit 17 selects the delay pulse “U2”, and the selection circuit 18 selects the re-delay pulse “D3”. vice versa,
When the phase difference pulse is “U = 1, D = 0”, the selection circuit 17 selects the re-delay pulse “U3”, and the selection circuit 18 selects the delay pulse “D2”. That is, the phase difference pulses "U" and "D" are simply delayed, whereas the hazards "Hu" and "Hd" are re-delayed. As a result, the inverted output pulse “U4” from the selection circuit 17 and the inverted output pulse “D4” from the selection circuit 18 do not overlap each other. Therefore, for example, when the outputs of the selection circuits 17 and 18 are connected to a charge pump, it is possible to prevent both channels of the CMOS transistors in the charge pump from being turned on at the same time, and to prevent malfunctions of the charge pump and the VCO.

【発明の効果】本発明では、第1パルスよりも第2パル
スを相対的に遅延させて両パルスのオーバーラップ部を
除去するため、回路の正確な動作が可能となる。
According to the present invention, since the second pulse is relatively delayed from the first pulse to remove the overlapped portion between the two pulses, the circuit can operate accurately.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の実施例を示したブロック図である。FIG. 1 is a block diagram showing an embodiment of the present invention.

【図2】図1の詳細を示した電気回路図である。FIG. 2 is an electric circuit diagram showing details of FIG. 1;

【図3】図1および図2の動作を説明したタイムチャー
トである。
FIG. 3 is a time chart for explaining the operation of FIGS. 1 and 2;

【図4】従来例を示したものであり、PLL回路を示し
たブロック図である。
FIG. 4 shows a conventional example, and is a block diagram showing a PLL circuit.

【図5】図4の位相比較回路の詳細を示した電気回路図
である。
FIG. 5 is an electric circuit diagram showing details of a phase comparison circuit of FIG. 4;

【図6】図5の動作を説明したタイムチャートである。FIG. 6 is a time chart for explaining the operation of FIG. 5;

【符号の説明】[Explanation of symbols]

11……位相比較回路 12……判別回路 13、14……遅延回路 15、16……再遅延回路 17、18……選択回路 11 ... Phase comparison circuit 12 ... Discrimination circuit 13, 14 ... Delay circuit 15,16 ... Re-delay circuit 17, 18 ... Selection circuit

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 位相差を有する二つの入力パルスの一方
の立下がり(または立上がり)によりセットされて出力
を第1の論理レベルとする第1のフリップフロップ回路
と、上記二つの入力パルスの他方の立下がり(または立
上がり)によりセットされて出力を第1の論理レベルと
する第2のフリップフロップ回路と、上記第1、第2の
フリップフロップ回路がともに上記第1の論理レベルを
出力することを受けて上記第1、第2のフリップフロッ
プ回路をともにリセットして上記第1、第2のフリップ
フロップ回路の出力をともに第2の論理レベルとせしめ
る制御回路とを有し、上記第1、第2のフリップフロッ
プ回路をそれぞれ上記二つの入力パルスのそれぞれに対
応した二つの出力部としてあり、上記第1、第2のフリ
ップフロップ回路のうち上記二つの入力パルスのうち位
相の進んだ入力パルスを受けた側が先にセットされ、位
相の遅れた入力パルスを受けた側が続いてセットされ、
続いて上記第1、第2のフリップフロップ回路がともに
リセットされることにより、位相が進んでいる方の上記
入力パルスに対応した一方の上記出力部からは位相差に
応じた第1パルスを出力するとともに他方の上記出力部
からは上記第1パルスとオーバーラップ部を有するハザ
ード状の第2パルスを上記第1パルスの消失時に出力す
る位相比較回路と、 二つの上記出力部の出力を受け、先に出力の論理レベル
が第2の論理レベルから第1の論理レベルに変化した側
の上記出力部から上記第1パルスが出力されたものと判
別する判別回路と、 上記判別回路からの判別情報に基いて上記第1パルスを
出力した側の上記出力部の出力より上記第2パルスを出
力した側の上記出力部の出力を相対的に遅延させること
により、上記各出力部の出力を上記オーバーラップ部を
有さない出力に変換する遅延制御回路とを有することを
特徴とする位相制御回路。
[Claim 1] one of the two input pulses having a phase difference
Output when set by falling (or rising) of
Flip-flop circuit having a first logic level
And the other falling (or falling) of the two input pulses
Rising) and set the output to the first logic level.
A second flip-flop circuit, and the first and second
Both flip-flop circuits set the first logic level.
Receiving the output, the first and second flip-flops
Resetting the flip-flop circuit together, the first and second flip
Set both outputs of the flop circuit to the second logic level
And the first and second flip-flops
Loop circuit for each of the above two input pulses.
Corresponding to the first and second free paths.
Of the above two input pulses in the flip-flop circuit
The side that receives the advanced input pulse is set first,
The side that receives the delayed input pulse is set subsequently,
Subsequently, the first and second flip-flop circuits are both
By being reset, a first pulse corresponding to the phase difference is output from one of the output units corresponding to the input pulse whose phase is advanced, and the first pulse is output from the other output unit. A phase comparison circuit for outputting a second hazard-shaped pulse having an overlap portion when the first pulse disappears, receiving the outputs of the two output portions, and first outputting the logical level of the output
A discriminating circuit for discriminating that the first pulse has been output from the output section on the side where the signal has changed from the second logic level to the first logic level, and the first circuit based on discrimination information from the discriminating circuit. By relatively delaying the output of the output unit on the side that outputs the second pulse from the output of the output unit on the side that outputs the pulse, the output of each output unit does not have the overlap unit. A delay control circuit for converting the output into an output.
【請求項2】 上記遅延制御回路は、上記二つの出力部
からの各信号をそれぞれ遅延する二つの遅延回路と、 上記二つの遅延回路からの各信号をそれぞれ遅延する二
つの再遅延回路と、上記判別回路からの判別情報を受け
て、上記遅延回路からの信号または上記再遅延回路から
の信号のうち、上記一方の出力部に対応した方では上記
遅延回路からの信号を、上記他方の出力部に対応した方
では上記再遅延回路からの信号を選択する選択回路とを
有することを特徴とする請求項1に記載の位相制御回
路。
2. The delay control circuit comprises: two delay circuits for respectively delaying signals from the two output units; two re-delay circuits for respectively delaying signals from the two delay circuits; In response to the discrimination information from the discrimination circuit, of the signal from the delay circuit or the signal from the re-delay circuit, the one corresponding to the one output unit outputs the signal from the delay circuit to the other output. 2. The phase control circuit according to claim 1, further comprising a selection circuit for selecting a signal from the re-delay circuit.
【請求項3】 上記判別回路は、3. The determination circuit according to claim 2, 上記第1のフリップフロップ回路の出力と上記第2のフThe output of the first flip-flop circuit and the second flip-flop circuit
リップフロップ回路の反転出力がともに第1の論理レベThe inverted outputs of the flip-flop circuits are both at the first logic level.
ルとなることによりセットされ、上記第2のフリップフThe second flip-flop.
ロップ回路の出力と第1のフリップフロップ回路の反転Output of the flip-flop circuit and inversion of the first flip-flop circuit
出力がともに第1の論理レベルとなることによりリセッWhen both outputs go to the first logic level,
トされる第3のフリップフロップ回路を備え、この第3A third flip-flop circuit to be activated.
のフリップフロップ回路のセット状態をもって上記第1The state of the flip-flop circuit of the first
のフリップフロップ回路において先に出力の論理レベルOutput level first in the flip-flop circuit
が第2の論理レベルから第1の論理レベルに変化したこHas changed from the second logic level to the first logic level.
とを表す判別情報とし、リセット状態をもって上記第2And the reset state indicates the second
のフリップフロップ回路において先に出力の論理レベルOutput level first in the flip-flop circuit
が第2の論理レベルから第1の論理レベルに変化したこHas changed from the second logic level to the first logic level.
とを表す判別情報とすることを特徴とする請求項1に記2. The method according to claim 1, wherein the identification information represents
載の位相制御回路。On-board phase control circuit.
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