JP3694977B2

JP3694977B2 - Phase comparator

Info

Publication number: JP3694977B2
Application number: JP13543196A
Authority: JP
Inventors: 弘柳内
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1996-05-29
Filing date: 1996-05-29
Publication date: 2005-09-14
Anticipated expiration: 2016-05-29
Also published as: JPH09321616A

Description

【０００１】
【発明の属する技術分野】
本発明は、例えば、ＰＬＬ(Phase Locked Loop) 回路などに用いられる位相比較器に関するものである。
【０００２】
【従来の技術】
一般的にＰＬＬ回路などには電圧制御発振器、位相比較器が使用されている。この場合、位相比較器により、例えば基準信号Ｓ_refと電圧制御発振器からの発振信号Ｓ_varの位相とが比較され、これらの信号の位相差に応じた位相差信号が出力される。そして、この位相差信号が、例えばローパスフィルタを介して電圧制御発振器に制御信号として供給される。
【０００３】
図４は従来に提案されている位相比較器の一例を示す回路図である。図示のように、本例の位相比較器はＮＡＮＤゲート１〜９、インバータＩＮＶａ，ＩＮＶｂとにより構成されている。
ＮＡＮＤゲート３，４およびＮＡＮＤゲート５，６により、それぞれフリップフロップが構成される。
【０００４】
図４に示す回路においては、Ｔ_refは基準信号Ｓ_refの入力端子、Ｔ_varは電圧制御発振器からの発振信号Ｓ_varの入力端子、Ｔ_upは位相差信号（アップ信号）Ｓ_upの出力端子、Ｔ_dwは位相差信号（ダウン信号）Ｓ_dwの出力端子をそれぞれ示している。
本回路例においては、例えば、発振信号Ｓ_varが基準信号Ｓ_refより位相が進んでいる場合、ダウン信号Ｓ_dwが位相比較器により出力され、逆に、発振信号Ｓ_varが基準信号Ｓ_refより位相が遅れている場合、アップ信号Ｓ_upが位相比較器により出力される。さらに、位相比較器により得たダウン信号Ｓ_dwおよびアップ信号Ｓ_upの幅により、発振信号Ｓ_varと基準信号Ｓ_refとの位相差および周波数差が表される。
【０００５】
図５は図４示す位相比較器の比較動作時の波形を示す波形図である。
図５においては、区間Ａに示すように基準信号Ｓ_refに対して発振信号Ｓ_varの位相が進んでいる場合には、出力端子Ｔ_dwからパルス状のダウン信号Ｓ_dwが出力され、出力端子Ｔ_upはローレベル、例えば接地電位に保持されている。
一方、区間Ｃに示すように、基準信号Ｓ_refに対して発振信号Ｓ_varの位相が遅れている場合には、出力端子Ｔ_upからパルス状のアップ信号Ｓ_upが出力され、出力端子Ｔ_dwはローレベル、例えば接地電位に保持されている。
【０００６】
図示のように、アップ信号Ｓ_upおよびダウン信号Ｓ_dwのパルス幅は発振信号Ｓ_varと基準信号Ｓ_refとの位相差に応じて変化する。位相差が大きい場合、パルスの幅が広く保持され、逆に位相差が小さい場合、パルス幅も狭くなる。
また、区間Ｂに示すように、発振信号Ｓ_varと基準信号Ｓ_refとが位相同相している場合には、アップ信号Ｓ_up、ダウン信号Ｓ_dwがともにローレベルに保持されている。
【０００７】
位相比較器により得られたアップ信号Ｓ_upおよびダウン信号Ｓ_dwがローパスフィルタを介して、制御信号として電圧制御発振器に入力され、電圧制御発振器の出力信号の位相または周波数が制御される。例えば、位相比較器からアップ信号Ｓ_upを受けた場合、電圧制御発振器において、出力信号の周波数を高く制御され、ダウン信号Ｓ_dwを受けた場合、出力信号の周波数を低く制御される。
ＰＬＬ回路において、このような制御により、電圧制御発振器により、常に基準信号Ｓ_refの周波数および位相変化に追従する発振信号Ｓ_varが得られる。
【０００８】
【発明が解決しようとする課題】
ところで、上述した従来の位相比較器においては、以下の問題点がある。
まず、３入力以上のゲート素子を用いるため、回路の配線が複雑になり、また各信号の入力の位置や入力条件により、動作速度が異なるため、レイアウト設計への依存性が高い。
【０００９】
次いで、図４に示すように、ＮＡＮＤゲート１の出力信号ａ_rおよびＮＡＮＤゲート２の出力信号ａ_vを制御するために、ＮＡＮＤゲート８の出力信号ｃ_rおよびＮＡＮＤゲート９の出力信号ｃ_vがそれぞれＮＡＮＤゲート１および２の入力側に帰還されるため、回路の配線が複雑になり、ゲート素子の負荷が増大してしまうという問題がある。
【００１０】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、２入力以下の素子のみを使用し、かつ素子数を増やすことなく回路を構成でき、確実で安定した動作を得られ、配線の簡略化およびレイアウトの設計を容易にでき、設計への依存性が低い位相比較器を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、第１の入力信号を第１の遅延素子で遅延し、該遅延した信号と上記入力信号を第１のゲート回路で演算して上記第１の入力信号の遷移を検出する第１の遷移検出手段と、第２の入力信号を第２の遅延素子で遅延し、該遅延した信号と上記第２の入力信号を第２のゲート回路で演算して上記第２の入力信号の遷移を検出する第２の遷移検出手段と、上記第１の遷移検出手段からの遷移検出信号を受けて出力信号を第１のレベルに設定する第１のフリップフロップと、上記第２の遷移検出手段からの遷移検出信号を受けて出力信号を上記第１のレベルに設定する第２のフリップフロップと、上記第１のフリップフロップと第２のフリップフロップの出力信号が供給され、該第１と第２のフリップフロップにリセット信号を供給する２入力オア論理回路を有するリセット手段と、上記第１および第２のフリップフロップの出力信号に基づき、上記第１および第２の入力信号の位相差に応じた位相差信号を出力する出力手段とを有する。
【００１２】
また、本発明では、好適にはインバータを有する遅延回路とナンド回路を有するゲート回路で構成された上記第１と第２の遷移検出手段を有し、また上記第１および第２のフリップフロップの出力信号レベルに応じて、当該第１および第２のフリップフロップの出力信号を第２のレベルに設定する２入力オア回路などの論理回路を有するリセット手段を有する。
【００１３】
また、本発明では、好適には上記第１および第２のフリップフロップはそれぞれ上記出力信号と逆相の反転信号を出力し、上記出力手段は上記第１のフリップフロップの出力信号および上記第２のフリップフロップの反転信号を受けて、第１の位相差信号を発生する第１の回路と、上記第２のフリップフロップの出力信号および上記第１のフリップフロップの反転信号を受けて、第２の位相差信号を発生する第２の回路とを有する。
【００１４】
さらに、本発明では、好適には上記出力手段は上記第１のフリップフロップの出力信号のレベルを反転させる第１のレベル反転手段と、上記第２のフリップフロップの出力信号のレベルを反転させる第２のレベル反転手段と、上記第１のフリップフロップの出力信号および上記第２のレベル反転手段の出力信号を受けて、第１の位相差信号を発生する第１の回路と、上記第２のフリップフロップの出力信号および上記第１のレベル反転手段の出力信号を受けて、第２の位相差信号を発生する第２の回路とを有する。
【００１５】
本発明によれば、遷移検出回路により、第１の入力信号および第２の入力信号のレベル遷移、即ちエッジが検出され、遷移検出信号が出力される。遷移検出信号により、第１または第２のフリップフロップの出力信号が第１のレベル、例えば電源電圧レベルにセットされ、またはリセット手段により第１および第２のフリップフロップの出力信号が第２のレベル、例えば接地電位レベルにリセットされる。さらに第１および第２のフリップフロップの出力信号に基づき、第１の入力信号と第２の入力信号の位相差に応じた位相差信号が発生される。
【００１６】
例えば、第１の入力信号が第２の入力信号より位相が進んでいるとき、これらの入力信号の位相差に応じた第１の位相差信号が第１の回路により発生され、逆に第１の入力信号が第２の入力信号より位相が遅れているとき、これらの入力信号の位相差に応じた第２の位相差信号が第２の回路により発生される。
また、第１の入力信号と第２の入力信号が同相の場合には、第１および第２の回路により、第１および第２の位相差信号が一定のレベル、例えば接地電位レベルに保持される。
この結果、安定した位相比較動作が得られ、かつ回路の構成を簡略化でき、レイアウトの設計を容易に行うことができ、設計への依存性を低減できる。
【００１７】
【発明の実施の形態】
第１実施形態
図１は本発明に係る位相比較器の第１の実施形態を示す回路図である。
図１に示す位相比較器は、インバータＩＮＶ₁，ＩＮＶ₂、ＮＡＮＤゲート１０，１２，１３〜１６、ＯＲゲート１１、ＡＮＤゲート１７，１８により構成されている。
なお、図１において、Ｔ_refは基準信号Ｓ_refの入力端子、Ｔ_varは例えば電圧制御発振器からの発振信号Ｓ_varの入力端子、Ｔ_upはアップ信号Ｓ_upの出力端子、Ｔ_dwはダウン信号Ｓ_dwの出力端子をそれぞれ示している。
【００１８】
インバータＩＮＶ₁とＮＡＮＤゲート１０、インバータＩＮＶ₂とＮＡＮＤゲート１２により、エッジ検出回路ＥＤＴ₁，ＥＤＴ₂が構成される。これらのエッジ検出回路により、基準信号Ｓ_refおよび発振信号Ｓ_varのエッジがそれぞれ検出され、エッジ検出信号ａ_r、ａ_vが発生され、それぞれＮＡＮＤゲート１３，１６に入力される。
【００１９】
ＮＡＮＤゲート１３と１４、ＮＡＮＤゲート１５と１６により、フリップフロップＦＦ₁，ＦＦ₂が構成される。
フリップフロップＦＦ₁の一方の入力端子がエッジ検出回路ＥＤＴ₁の出力端子に接続され、他方の入力端子に、ＯＲゲート１１の出力端子に接続されている。
フリップフロップＦＦ₂の一方の入力端子がエッジ検出回路ＥＤＴ₂の出力端子に接続され、他方の入力端子に、ＯＲゲート１１の出力端子に接続されている。
【００２０】
ＯＲゲート１１の一方の入力端子がフリップフロップＦＦ₁ を構成するＮＡＮＤゲート１４の出力端子に接続され、他方の入力端子がフリップフロップＦＦ₂を構成するＮＡＮＤゲート１５の出力端子に接続される。
【００２１】
ＡＮＤゲート１７の入力端子がそれぞれフリップフロップＦＦ₁の出力端子およびフリップフロップＦＦ₂を構成するＮＡＮＤゲート１５の出力端子に接続され、出力端子がアップ信号Ｓ_upの出力端子Ｔ_upに接続されている。
ＡＮＤゲート１８の入力端子がそれぞれフリップフロップＦＦ₂の出力端子およびフリップフロップＦＦ₁を構成するＮＡＮＤゲート１４の出力端子に接続され、出力端子がダウン信号Ｓ_dwの出力端子Ｔ_dwに接続されている。
【００２２】
以下、上述した位相比較器の動作について説明する。
位相比較器動作時に、入力端子Ｔ_refには基準信号Ｓ_refが入力され、入力端子Ｔ_varには、例えば電圧制御発振器からの発振信号Ｓ_varが入力される。位相比較器により、発振信号Ｓ_varと基準信号Ｓ_refとの位相が比較され、これらの信号の位相差に応じて、アップ信号Ｓ_upまたはダウン信号Ｓ_dwが発生され、それぞれ出力端子Ｔ_upおよびＴ_dwに出力される。
【００２３】
図２は図１に示す位相比較器の動作時の波形を示す波形図である。以下、図２の波形図を参照しつつ、本例の位相比較器の動作を説明する。
位相比較器が動作を開始する前に、入力端子Ｔ_refおよびＴ_varには、ローレベル、例えば接地電位レベルの信号が入力される。また、図示していないが、例えば、ＯＲゲート１１がシステムリセット信号により一旦リセットされ、即ち、ＯＲゲート１１の出力信号ｄが一旦ローレベル、例えば接地電位レベルに設定される。信号ｄにより、フリップフロップＦＦ₁，ＦＦ₂がともにリセットされ、即ち、フリップフロップＦＦ₁，ＦＦ₂の出力信号ａ_r，ｂ_rがともにローレベルに設定される。これにより、位相比較器の出力端子Ｔ_up，Ｔ_dwがともにローレベル、例えば接地電位レベルにリセットされる。
【００２４】
動作開始後、図２に示す基準信号Ｓ_refおよび発振信号Ｓ_varがそれぞれ入力端子Ｔ_ref，Ｔ_varに入力される。エッジ検出回路ＥＤＴ₁，ＥＤＴ₂により、例えば、基準信号Ｓ_refの立ち上がりエッジにおいて、ローレベルに設定されているエッジ検出信号ａ_rが発生され、発振信号Ｓ_varの立ち上がりエッジにおいて、ローレベルに設定されているエッジ検出信号ｂ_rが発生される。
なお、エッジ検出信号ａ_r，ｂ_rのパルス幅、即ち、これらの信号がローレベルに保持される時間がエッジ検出回路ＥＤＴ₁，ＥＤＴ₂を構成するインバータＩＮＶ₁，ＩＮＶ₂の素子遅延時間により決まる。
【００２５】
エッジ検出信号ａ_r，ｂ_rがそれぞれフリップフロップＦＦ₁，ＦＦ₂のセット信号入力端子に入力される。これに応じて、図２に示すように、フリップフロップＦＦ₁，ＦＦ₂がセットされ、即ち、フリップフロップＦＦ₁，ＦＦ₂の出力信号ｂ_r，ｂ_vがハイレベル、例えば電源電圧Ｖ_CCレベルに設定される。
【００２６】
さらに、ＯＲゲート１１の出力信号ｄがハイレベルに保持されているので、フリップフロップＦＦ₁を構成するＮＡＮＤゲート１４の入力信号がともにハイレベルとなり、出力信号ｃ_rがローレベルに切り換わる。同様に、フリップフロップＦＦ₂において、ＮＡＮＤゲート１５の入力信号がともにハイレベルとなり、出力信号ｃ_vもローレベルに切り換わる。
【００２７】
これにより、ＯＲゲート１１の入力信号がともにローレベルとなり、ＯＲゲート１１の出力信号ｄがローレベルに切り換わる。ＯＲゲート１１の出力信号ｄのレベル変化に応じて、フリップフロップＦＦ₁，ＦＦ₂において、ＮＡＮＤゲート１４および１５の出力信号ｃ_r，ｃ_vがともにハイレベルに切り換わる。なお、このとき、フリップフロップＦＦ₁，ＦＦ₂に入力されているエッジ検出信号ａ_r，ｂ_rがハイレベルに保持されているので、フリップフロップＦＦ₁，ＦＦ₂の出力信号ｂ_r，ｂ_Vがともにローレベルに設定される。即ち、フリップフロップＦＦ₁，ＦＦ₂がともにリセットされる。
フリップフロップＦＦ₁，ＦＦ₂がリセットされた後、ＯＲゲート１１の出力信号ｄがハイレベルにセットされる。
【００２８】
図２に示す区間Ａにおいて、発振信号Ｓ_varが基準信号Ｓ_refにより位相が進んでいる。この場合、図２に示すように、フリップフロップＦＦ₁の出力信号ｂ_rおよびフリップフロップＦＦ₂の信号ｃ_vが同時にハイレベルに保持されることなく、ＡＮＤゲート１７の出力信号、即ちアップ信号Ｓ_upがローレベルに保持されている。
一方、発振信号Ｓ_varの立ち上がりエッジから基準信号Ｓ_refの立ち上がりエッジまでの間に、フリップフロップＦＦ₂の出力信号ｂ_vおよびフリップフロップＦＦ₁の信号ｃ_rがともにハイレベルに保持されているので、この期間中にＡＮＤゲート１８の出力信号、即ちダウン信号Ｓ_dwがハイレベルに保持される。
【００２９】
図２に示す区間Ｃにおいて、発振信号Ｓ_varが基準信号Ｓ_refにより位相が遅れている。この場合、図２に示すように、フリップフロップＦＦ₂の出力信号ｂ_vおよびフリップフロップＦＦ₁の信号ｃ_rが同時にハイレベルに保持されることなく、ＡＮＤゲート１８の出力信号、即ちダウン信号Ｓ_dwがローレベルに保持されている。
一方、基準信号Ｓ_refの立ち上がりエッジから発振信号Ｓ_varの立ち上がりエッジまでの間に、フリップフロップＦＦ₁の出力信号ｂ_rとフリップフロップＦＦ₂の信号ｃ_vがともにハイレベルに保持されているので、この期間中にＡＮＤゲート１７の出力信号、即ちアップ信号Ｓ_upがハイレベルに保持される。
【００３０】
図２に示す区間Ｂにおいては、発振信号Ｓ_varと基準信号Ｓ_refの位相が一致している。図示のように、ＡＮＤゲート１７および１８の入力信号が互いにレベルが反転する信号となり、これらＡＮＤゲートの出力端子がローレベルに保持されている。
【００３１】
上述したように、発振信号Ｓ_varの位相が基準信号Ｓ_refの位相より進んでいる場合には、位相比較器によりこれらの信号の位相差に応じて幅が設定されるダウン信号Ｓ_dwが出力され、発振信号Ｓ_varの位相が基準信号Ｓ_refの位相より遅れている場合には、位相比較器によりこれらの信号の位相差に応じて幅が設定されるアップ信号Ｓ_upが出力される。
また、発振信号Ｓ_varと基準信号Ｓ_refとの位相が一致している場合には、アップ信号Ｓ_upおよびダウン信号Ｓ_dwがともにローレベルに保持されている。
【００３２】
このようなアップ信号Ｓ_upおよびダウン信号Ｓ_dwを用いて、例えばＰＬＬ回路の電圧制御発振器を制御することにより、発振信号Ｓ_varの位相または周波数が基準信号Ｓ_refに追従し、ＰＬＬ回路により基準信号Ｓ_refと同相、かつ周波数が一致する発振信号Ｓ_varが得られる。
【００３３】
以上説明したように、本実施形態によれば、エッジ検出回路ＥＤＴ₁，ＥＤＴ₂により基準信号Ｓ_refおよび発振信号Ｓ_varの立ち上がりエッジでエッジ検出信号ａ_r，ｂ_rを発生し、フリップフロップＦＦ₁，ＦＦ₂をセットし、これらのフリップフロップの信号ｃ_r，ｃ_vをＯＲゲート１１に入力し、リセット信号ｄを発生し、フリップフロップＦＦ₁，ＦＦ₂をリセットし、フリップフロップＦＦ₁の出力信号ｂ_rおよびフリップフロップＦＦ₂の信号ｃ_vに応じてＡＮＤゲート１７でアップ信号Ｓ_upを発生し、フリップフロップＦＦ₂の出力信号ｂ_vおよびフリップフロップＦＦ₁の信号ｃ_rに応じてＡＮＤゲート１８でダウン信号Ｓ_dwを発生するので、発振信号Ｓ_varが基準信号Ｓ_refより位相が進んでいるとき、ダウン信号Ｓ_dwを発生し、発振信号Ｓ_varが基準信号Ｓ_refより位相が遅れているとき、アップ信号Ｓ_upを発生し、確実で安定した動作を得られ、かつ回路構成が簡単で、配線の簡略化およびレイアウトの設計を容易にでき、設計への依存性を低減できる。
【００３４】
第２実施形態
図３は本発明に係る位相比較器の第２の実施形態を示す回路図である。
なお、本第２の実施形態は図１に示す本発明の第１実施形態に較べると、エッジ検出回路ＥＤＴ₁，ＥＤＴ₂、フリップフロップＦＦ₁，ＦＦ₂およびフリップフロップをリセットするためのＯＲゲート１１の構成部分が同様であり、アップ信号Ｓ_upおよびダウン信号Ｓ_dwを発生するＡＮＤゲート１７，１８の入力信号の接続のみが異なる。ここで、上記異なる部分について説明し、第１の実施形態と同様な構成部分については説明を省略する。
【００３５】
図３に示すように、ＡＮＤゲート１７の一方の入力端子がフリップフロップＦＦ₁の出力端子に接続され、他方の入力端子がインバータＩＮＶ₄の出力端子に接続されている。インバータＩＮＶ₄の入力端子がフリップフロップＦＦ₂の出力端子に接続されている。
ＡＮＤゲート１８の一方の入力端子がフリップフロップＦＦ₂の出力端子に接続され、他方の入力端子がインバータＩＮＶ₃の出力端子に接続されている。インバータＩＮＶ₃の入力端子がフリップフロップＦＦ₁の出力端子に接続されている。
【００３６】
上述した構成においては、例えば、発振信号Ｓ_varの位相が基準信号Ｓ_refの位相より進んでいる場合には、発振信号Ｓ_varの立ち上がりエッジによりフリップフロップＦＦ₁がセットされ、出力信号ｂ_rがハイレベルに設定される。このとき、フリップフロップＦＦ₂の出力信号ｂ_vがリセットされたまま、即ちローレベルに保持されているので、インバータＩＮＶ₄の出力端子にハイレベルの信号が出力される。このため、ＡＮＤゲート１７により、ハイレベルのアップ信号Ｓ_upが出力される。
そして、基準信号Ｓ_refの立ち上がりエッジにより、フリップフロップＦＦ₂がセットされ、出力信号ｂ_vがハイレベルに切り換わるため、インバータＩＮＶ₄の出力信号がローレベルに設定され、ＡＮＤゲート１７により、アップ信号Ｓ_upがローレベルに切りえられる。
【００３７】
さらに、フリップフロップＦＦ₂がセットされた後、ＯＲゲート１１により、ローレベルのリセット信号ｄが出力され、フリップフロップＦＦ₁，ＦＦ₂がともにリセットされ、これらのフリップフロップの出力信号ｂ_r，ｂ_vがともにローレベルに切り換えられる。
また、フリップフロップＦＦ₂の出力信号ｂ_vがハイレベルに設定されているとき、フリップフロップＦＦ₁の出力信号ｂ_rもハイレベルに保持されているので、ＡＮＤゲート１８により、ダウン信号Ｓ_dwがローレベルに保持される。
【００３８】
逆に、発振信号Ｓ_varの位相が基準信号Ｓ_refの位相より遅れている場合、ＡＮＤゲート１７により、アップ信号Ｓ_upがローレベルに保持され、ＡＮＤゲート１８により、基準信号Ｓ_refが立ち上がりエッジから発振信号Ｓ_varの立ち上がりエッジまでの間にハイレベルに保持されるダウン信号Ｓ_dwが出力される。
【００３９】
また、発振信号Ｓ_varと基準信号Ｓ_refが同相している場合には、第１の実施形態と同様に、アップ信号Ｓ_upとダウン信号Ｓ_dwがともにローレベルに保持される。
【００４０】
本実施形態の動作時の波形図は、図２に示す第１の実施形態の波形図と同様である。
また、本実施形態においては、アップ信号Ｓ_upを発生するためにフリップフロップＦＦ₂の信号ｃ_vの代わりに、フリップフロップＦＦ₂の出力信号ｂ_vをインバータＩＮＶ₄により反転した信号を使用し、ダウン信号Ｓ_dwを発生するためにフリップフロップＦＦ₁の信号ｃ_rの代わりに、フリップフロップＦＦ₁の出力信号ｂ_rをインバータＩＮＶ₃により反転した信号を使用する。これにより、回路の動作安定性が向上し、位相比較動作の感度が保持される。
【００４１】
以上説明したように、本実施形態によれば、エッジ検出回路ＥＤＴ₁，ＥＤＴ₂により基準信号Ｓ_refおよび発振信号Ｓ_varの立ち上がりエッジでエッジ検出信号ａ_r，ｂ_rを発生し、フリップフロップＦＦ₁，ＦＦ₂をセットし、これらのフリップフロップの信号ｃ_r，ｃ_vをＯＲゲート１１に入力し、リセット信号ｄを発生し、フリップフロップＦＦ₁，ＦＦ₂をリセットし、フリップフロップＦＦ₁の出力信号ｂ_rおよびフリップフロップＦＦ₂の出力信号ｂ_vの反転信号に応じてＡＮＤゲート１７でアップ信号Ｓ_upを発生し、フリップフロップＦＦ₂の出力信号ｂ_vおよびフリップフロップＦＦ₁の出力信号ｂ_rの反転信号に応じてＡＮＤゲート１８でダウン信号Ｓ_dwを発生するので、発振信号Ｓ_varが基準信号Ｓ_refより位相が進んでいるとき、ダウン信号Ｓ_dwを発生し、発振信号Ｓ_varが基準信号Ｓ_refより位相が遅れているとき、アップ信号Ｓ_upを発生し、確実で安定した動作を得られ、かつ回路構成が簡単で、配線の簡略化およびレイアウトの設計を容易にでき、設計への依存性を低減できる。
【００４２】
なお、上述した第１および第２の実施形態においては、エッジ検出回路ＥＤＴ₁，ＥＤＴ₂により、基準信号Ｓ_refおよび発振信号Ｓ_varの立ち上がりエッジが検出され、エッジ検出信号ａ_r，ｂ_rがそれぞれ出力されるが、これに限定されるものではなく、立ち下がりエッジを検出するエッジ検出回路を用いることもできる。また、エッジ検出回路を他の回路により構成することもできる。
【００４３】
同様に、フリップフロップＦＦ₁，ＦＦ₂を本例に示す回路だけではなく、他のフリップフロップにより構成することもできる。
例えば、ＮＡＮＤゲート１３，１４，１５，１６の代わりにＮＯＲゲートによりフリップフロップを構成することができる。この場合には、エッジ検出回路により、エッジを検出したとき、エッジ検出信号ａ_r，ｂ_rをハイレベルに設定し、フリップフロップをセットする。また、この場合には、フリップフロップをリセットする信号ｄもハイレベルのときに有効となる。
【００４４】
【発明の効果】
以上説明したように、本発明の位相比較器によれば、回路を構成する２組のフリップフロップはそれ自身の出力信号のみで各々の動作を制御し、確実で安定した動作を得られる。さらに、回路を構成するゲート素子が２入力以下のもののみであり、回路構成が簡単で、配線の簡略化およびレイアウトの設計を容易にでき、設計への依存性を低減できる利点がある。
【図面の簡単な説明】
【図１】本発明に係る位相比較器の第１実施形態を示す回路図である。
【図２】本発明の位相比較器の波形図である。
【図３】本発明に係る位相比較器の第２実施形態を示す回路図である。
【図４】従来の位相比較器の一例を示す回路図である。
【図５】従来の位相比較器の波形図である。
【符号の説明】
ＩＮＶ₁，ＩＮＶ₂，ＩＮＶ₃，ＩＮＶ₄…インバータ、１０，１２，１３〜１６…ＮＡＮＤゲート、１１…ＯＲゲート、１７，１８…ＡＮＤゲート、ＥＤＴ₁，ＥＤＴ₂…エッジ検出回路、ＦＦ₁，ＦＦ₂…フリップフロップ。[0001]
BACKGROUND OF THE INVENTION
The present invention relates to a phase comparator used in, for example, a PLL (Phase Locked Loop) circuit.
[0002]
[Prior art]
Generally, a voltage controlled oscillator and a phase comparator are used for a PLL circuit or the like. In this case, for example, the reference signal S _ref is compared with the phase of the oscillation signal S _var from the voltage controlled oscillator by the phase comparator, and a phase difference signal corresponding to the phase difference between these signals is output. Then, this phase difference signal is supplied as a control signal to the voltage controlled oscillator via, for example, a low-pass filter.
[0003]
FIG. 4 is a circuit diagram showing an example of a conventionally proposed phase comparator. As shown in the figure, the phase comparator of this example is composed of NAND gates 1 to 9 and inverters INVa and INVb.
Each of the NAND gates 3 and 4 and the NAND gates 5 and 6 constitutes a flip-flop.
[0004]
In the circuit shown in FIG. 4, T _ref is an input terminal for a reference signal S _ref , T _var is an input terminal for an oscillation signal S _var from a voltage controlled oscillator, and T _up is an output terminal for a phase difference signal (up signal) S _up . , T _dw respectively indicate output terminals of the phase difference signal (down signal) S _dw .
In this circuit example, for example, when the phase of the oscillation signal S _var is ahead of the reference signal S _ref , the down signal S _dw is output by the phase comparator, and conversely, the oscillation signal S _var is greater than the reference signal S _ref . If the phase is delayed, an up signal S _up is output by the phase comparator. Furthermore, the phase difference and frequency difference between the oscillation signal S _var and the reference signal S _ref are represented by the widths of the down signal S _dw and the up signal S _up obtained by the phase comparator.
[0005]
FIG. 5 is a waveform diagram showing waveforms during the comparison operation of the phase comparator shown in FIG.
In FIG. 5, when the phase of the oscillation signal S _var is advanced with respect to the reference signal S _ref as shown in the section A, the pulsed down signal S _dw is output from the output terminal T _dw , and the output terminal T _up is held at a low level, for example, the ground potential.
On the other hand, as shown in section C, when the phase of the oscillation signal S _var is delayed with respect to the reference signal S _ref , the pulsed up signal S _up is output from the output terminal T _up and the output terminal T _dw. Is held at a low level, eg, ground potential.
[0006]
As illustrated, the pulse widths of the up signal S _up and the down signal S _dw change according to the phase difference between the oscillation signal S _var and the reference signal S _ref . When the phase difference is large, the pulse width is kept wide. Conversely, when the phase difference is small, the pulse width is also narrowed.
As shown in section B, when the oscillation signal S _var and the reference signal S _ref are in phase, both the up signal S _up and the down signal S _dw are held at a low level.
[0007]
The up signal S _up and the down signal S _dw obtained by the phase comparator are input as control signals to the voltage controlled oscillator via the low pass filter, and the phase or frequency of the output signal of the voltage controlled oscillator is controlled. For example, when the up signal S _up is received from the phase comparator, the frequency of the output signal is controlled to be high in the voltage controlled oscillator, and when the down signal S _dw is received, the frequency of the output signal is controlled to be low.
In the PLL circuit, an oscillation signal S _var that always follows the frequency and phase change of the reference signal S _ref is obtained by the voltage-controlled oscillator by such control.
[0008]
[Problems to be solved by the invention]
By the way, the conventional phase comparator described above has the following problems.
First, since gate elements having three or more inputs are used, circuit wiring becomes complicated, and the operation speed varies depending on the input position and input condition of each signal, so that the dependency on the layout design is high.
[0009]
Then, as shown in FIG. 4, in order to control the output signal a _r and the output signal a _v of NAND gates 2 of the NAND gate 1, the output signal c _r and the output signal c _v of the NAND gate 9 of NAND gate 8 Since the signals are fed back to the input sides of the NAND gates 1 and 2, respectively, the circuit wiring becomes complicated and the load on the gate element increases.
[0010]
The present invention has been made in view of such circumstances, the purpose of which is to use only elements with two inputs or less, and to configure a circuit without increasing the number of elements, to obtain a reliable and stable operation, It is an object of the present invention to provide a phase comparator that can simplify wiring and facilitate layout design and has low dependence on design.
[0011]
[Means for Solving the Problems]
According to the present invention, a first input signal is delayed by a first delay element, and the delayed signal and the input signal are operated by a first gate circuit to detect a transition of the first input signal. Transition detection means, a second input signal is delayed by a second delay element, the delayed signal and the second input signal are operated by a second gate circuit, and the second input signal transitions A second transition detecting means for detecting the first transition, a first flip-flop for receiving a transition detection signal from the first transition detecting means and setting the output signal to a first level, and the second transition detecting means A second flip-flop that receives the transition detection signal from the first flip-flop and sets the output signal to the first level, and output signals from the first flip-flop and the second flip-flop. 2 inputs to supply reset signal to 2 flip-flops A reset means having an OR logic circuit, based on an output signal of said first and second flip-flops, and output means for outputting a phase difference signal corresponding to the phase difference between the first and second input signals .
[0012]
Further, the present invention preferably includes the first and second transition detecting means, each of which includes a delay circuit having an inverter and a gate circuit having a NAND circuit, and includes the first and second flip-flops. Reset means having a logic circuit such as a 2-input OR circuit for setting the output signals of the first and second flip-flops to the second level according to the output signal level is provided.
[0013]
Further, in the present invention, respectively preferably the first and second flip-flop outputs the inverted signal of the output signal and the opposite phase, said output means output signal and said second of said first flip-flop A first circuit that generates a first phase difference signal in response to an inverted signal of the flip-flop of the second flip-flop, an output signal of the second flip-flop, and an inverted signal of the first flip-flop, And a second circuit for generating a phase difference signal.
[0014]
In the present invention, it is preferable that the output means inverts the level of the output signal of the first flip-flop, and first level inversion means for inverting the level of the output signal of the second flip-flop. Two level inverting means, a first circuit for receiving the output signal of the first flip-flop and the output signal of the second level inverting means, and generating a first phase difference signal; and the second circuit And a second circuit that receives the output signal of the flip-flop and the output signal of the first level inverting means and generates a second phase difference signal.
[0015]
According to the present invention, the transition detection circuit detects level transitions, that is, edges, of the first input signal and the second input signal, and outputs a transition detection signal. The output signal of the first or second flip-flop is set to the first level, for example, the power supply voltage level by the transition detection signal, or the output signal of the first and second flip-flops is set to the second level by the reset means. For example, it is reset to the ground potential level. Further, a phase difference signal corresponding to the phase difference between the first input signal and the second input signal is generated based on the output signals of the first and second flip-flops.
[0016]
For example, when the phase of the first input signal is ahead of the phase of the second input signal, the first phase difference signal corresponding to the phase difference between these input signals is generated by the first circuit, and conversely When the input signal is delayed in phase from the second input signal, a second phase difference signal corresponding to the phase difference between these input signals is generated by the second circuit.
Further, when the first input signal and the second input signal are in phase, the first and second circuits hold the first and second phase difference signals at a constant level, for example, the ground potential level. The
As a result, a stable phase comparison operation can be obtained, the circuit configuration can be simplified, the layout can be easily designed, and the dependence on the design can be reduced.
[0017]
DETAILED DESCRIPTION OF THE INVENTION
First Embodiment FIG. 1 is a circuit diagram showing a first embodiment of a phase comparator according to the present invention.
The phase comparator shown in FIG. 1 includes inverters INV ₁ and INV ₂ , NAND gates 10, 12 and 13 to 16, an OR gate 11, and AND gates 17 and 18.
In FIG. 1, T _ref is an input terminal for a reference signal S _ref , T _var is an input terminal for an oscillation signal S _var from, for example, a voltage controlled oscillator, T _up is an output terminal for an up signal S _up , and T _dw is a down signal. S _dw output terminals are respectively shown.
[0018]
The inverter INV ₁ and NAND gate 10 and the inverter INV ₂ and NAND gate 12 constitute edge detection circuits EDT ₁ and EDT ₂ . By these edge detection circuits, the edges of the reference signal S _ref and the oscillation signal S _var are detected, and edge detection signals a _r and a _v are generated and input to the NAND gates 13 and 16, respectively.
[0019]
The NAND gates 13 and 14 and the NAND gates 15 and 16 constitute flip-flops FF ₁ and FF ₂ .
One input terminal of the flip-flop FF ₁ is connected to the output terminal of the edge detection circuit EDT ₁ , and the other input terminal is connected to the output terminal of the OR gate 11.
One input terminal of the flip-flop FF ₂ is connected to the output terminal of the edge detection circuit EDT ₂ , and the other input terminal is connected to the output terminal of the OR gate 11.
[0020]
One input terminal of the OR gate 11 is connected to the output terminal of the NAND gate 14 constituting the flip-flop FF ₁ , and the other input terminal is connected to the output terminal of the NAND gate 15 constituting the flip-flop FF ₂ .
[0021]
The input terminal of the AND gate 17 is connected to the output terminal of the flip-flop FF _{1 and} the output terminal of the NAND gate 15 constituting the flip-flop FF _2, and the output terminal is connected to the output terminal T _up of the up signal S _up . .
The input terminal of the AND gate 18 is connected to the output terminal of the flip-flop FF _{2 and} the output terminal of the NAND gate 14 constituting the flip-flop FF _1, and the output terminal is connected to the output terminal T _dw of the down signal S _dw . .
[0022]
Hereinafter, the operation of the above-described phase comparator will be described.
During the phase comparator operation, the reference signal S _ref is input to the input terminal T _ref , and the oscillation signal S _var from, for example, a voltage controlled oscillator is input to the input terminal T _var . By the phase comparator, is compared phases of the oscillating signal S _var and the reference signal S _ref, depending on the phase difference of these signals, the up signal S _up or down signal S _dw been generated, each output terminal T _up and Output to T _dw .
[0023]
FIG. 2 is a waveform diagram showing waveforms during operation of the phase comparator shown in FIG. Hereinafter, the operation of the phase comparator of this example will be described with reference to the waveform diagram of FIG.
Before the phase comparator starts operation, a low level signal, for example, a ground potential level signal is input to the input terminals T _ref and T _var . Although not shown, for example, the OR gate 11 is temporarily reset by a system reset signal, that is, the output signal d of the OR gate 11 is once set to a low level, for example, a ground potential level. The flip-flops FF ₁ and FF ₂ are both reset by the signal d, that is, the output signals a _r and b _{r of} the flip-flops FF ₁ and FF ₂ are both set to a low level. As a result, the output terminals T _up and T _dw of the phase comparator are both reset to a low level, for example, the ground potential level.
[0024]
After the operation starts, the reference signal S _ref and the oscillation signal S _var shown in FIG. 2 are input to the input terminals T _ref and T _var , respectively. For example, the edge detection circuits EDT ₁ and EDT ₂ generate the edge detection signal a _r set to the low level at the rising edge of the reference signal S _ref and set the low level at the rising edge of the oscillation signal S _var. The detected edge detection signal _br is generated.
Note that the pulse widths of the edge detection signals a _r and b _r , that is, the time during which these signals are held at a low level, depends on the element delay time of the inverters INV ₁ and INV ₂ constituting the edge detection circuits EDT ₁ and EDT _2. Determined.
[0025]
Edge detection signals a _r and b _r are input to set signal input terminals of flip-flops FF ₁ and FF ₂ , respectively. Accordingly, as shown in FIG. 2, the flip-flops FF ₁ and FF ₂ are set, that is, the output signals b _r and b _{v of} the flip-flops FF ₁ and FF ₂ are at a high level, for example, the power supply voltage V _CC level. Set to
[0026]
Further, since the output signal d of the OR gate 11 is held at a high level, both the input signals of the NAND gate 14 constituting the flip-flop FF ₁ are at a high level, and the output signal _cr is switched to a low level. Similarly, in the flip-flop FF ₂ , both input signals to the NAND gate 15 are at a high level, and the output signal _cv is also switched to a low level.
[0027]
As a result, both the input signals of the OR gate 11 become low level, and the output signal d of the OR gate 11 switches to low level. Depending on the level change of the output signal d of the OR gate 11, the flip-flop FF _1, FF _2, the output signal c _r of NAND gates 14 and 15, c _v is switched both to the high level. At this time, since the edge detection signals a _r and b _r inputted to the flip-flops FF ₁ and FF ₂ are held at a high level, the output signals b _r and b _{V of the} flip-flops FF ₁ and FF ₂ are held. Are both set to low level. That is, both flip-flops FF ₁ and FF ₂ are reset.
After the flip-flops FF ₁ and FF ₂ are reset, the output signal d of the OR gate 11 is set to a high level.
[0028]
In section A shown in FIG. 2, the phase is advanced by the oscillation signal S _var reference signal S _ref. In this case, as shown in FIG. 2, without output signal b _r and the flip-flop FF ₂ signal c _v of the flip-flop FF ₁ is held at a high level at the same time, the output signal of the AND gate 17, i.e. up signal S _up is held at a low level.
On the other hand, until the rising edge of the reference signal S _ref from the rising edge of the oscillation signal S _var, the output signal b _v and the signal c _r of the flip-flop FF ₁ of the flip-flop FF ₂ is held together in a high level During this period, the output signal of the AND gate 18, that is, the down signal S _dw is held at a high level.
[0029]
In section C shown in FIG. 2, the phase of the oscillation signal S _var is delayed by the reference signal S _ref . In this case, as shown in FIG. 2, without output signal b _v and the signal c _r of the flip-flop FF ₁ of the flip-flop FF ₂ is held at a high level at the same time, the output signal of the AND gate 18, i.e. the down signal S _dw is held low.
On the other hand, from the rising edge of the reference signal S _ref until the rising edge of the oscillation signal S _var, the output signal b _r and the flip-flop FF ₂ signal c _v of the flip-flop FF ₁ is held both at the high level During this period, the output signal of the AND gate 17, that is, the up signal _Sup is held at a high level.
[0030]
In the section B shown in FIG. 2, the phases of the oscillation signal S _var and the reference signal S _ref are the same. As shown in the figure, the input signals of the AND gates 17 and 18 are signals whose levels are inverted from each other, and the output terminals of these AND gates are held at a low level.
[0031]
As described above, when the phase of the oscillation signal S _var is ahead of the phase of the reference signal S _ref , the down signal S _dw whose width is set according to the phase difference between these signals is output by the phase comparator. When the phase of the oscillation signal S _var is delayed from the phase of the reference signal S _ref , the up signal S _up whose width is set according to the phase difference between these signals is output by the phase comparator.
When the oscillation signal S _var and the reference signal S _ref are in phase, both the up signal S _up and the down signal S _dw are held at a low level.
[0032]
Using such an up signal S _up and a down signal S _dw , for example, by controlling a voltage-controlled oscillator of the PLL circuit, the phase or frequency of the oscillation signal S _var follows the reference signal S _ref, and the reference is made by the PLL circuit. An oscillation signal S _var having the same phase as the signal S _ref and the same frequency is obtained.
[0033]
As described above, according to this embodiment, generates an edge detection signal a _r, b _r at the rising edge of the reference signal S _ref and the oscillation signal S _var by the edge detection circuit EDT _1, EDT _2, the flip-flop FF _1, sets the FF _2, and the input signal c _r of these flip-flops, the c _v to the OR gate 11 generates a reset signal d, and resets the flip-flop FF _1, FF _2, the flip-flop FF ₁ an up signal S _up an aND gate 17 generates in response to the output signal b _r and the flip-flop FF ₂ signal c _v, aND in accordance with the output signal b _v and the signal c _r of the flip-flop FF ₁ of the flip-flop FF ₂ since generating a down signal S _dw in the gate 18, when the phase is ahead of the oscillation signal S _var reference signal S _ref, and generates a down signal S _dw, oscillation No. When the S _var phase is delayed from the reference signal S _ref is, generates the up signal S _{Stay up-,} obtained a reliable and stable operation, and the circuit configuration is simple, easy to simplify and layout design of wiring And the dependence on the design can be reduced.
[0034]
Second Embodiment FIG. 3 is a circuit diagram showing a second embodiment of the phase comparator according to the present invention.
Note that the second embodiment is different from the first embodiment of the present invention shown in FIG. 1 in that the edge detection circuits EDT ₁ and EDT ₂ , the flip-flops FF ₁ and FF _2, and the OR gate for resetting the flip-flops. 11 are the same, and only the connection of the input signals of the AND gates 17 and 18 for generating the up signal S _up and the down signal S _dw is different. Here, the different parts will be described, and the description of the same components as those in the first embodiment will be omitted.
[0035]
As shown in FIG. 3, one input terminal of the AND gate 17 is connected to the output terminal of the flip-flop FF _1, the other input terminal is connected to the output terminal of the inverter INV _4. The input terminal of the inverter INV ₄ is connected to the output terminal of the flip-flop FF ₂ .
One input terminal of the AND gate 18 is connected to the output terminal of the flip-flop FF _2, the other input terminal is connected to the output terminal of the inverter INV _3. The input terminal of the inverter INV ₃ is connected to the output terminal of the flip-flop FF ₁ .
[0036]
In the configuration described above, for example, when the phase of the oscillation signal S _var leads the phase of the reference signal S _ref is the rising edge of the oscillation signal S _var set the flip-flop FF _1, the output signal b _r is Set to high level. At this time, since the output signal b _v of the flip-flop FF ₂ is reset, that is, held at a low level, a high-level signal is output to the output terminal of the inverter INV ₄ . Therefore, the AND gate 17 outputs a high level up signal S _up .
Then, the flip-flop FF ₂ is set by the rising edge of the reference signal S _ref , and the output signal b _v is switched to the high level. Therefore, the output signal of the inverter INV ₄ is set to the low level, and the AND gate 17 The signal _Sup is _switched to a low level.
[0037]
Further, after the flip-flop FF ₂ is set, the OR gate 11 outputs a low-level reset signal d, both the flip-flops FF ₁ and FF ₂ are reset, and the output signals b _r and b of these flip-flops. Both _v are switched to low level.
Further, when the output signal b _v of the flip-flop FF ₂ is set to the high level, the output signal b _r of the flip-flop FF ₁ is also held at the high level, so that the down signal S _dw is _generated by the AND gate 18. Held at a low level.
[0038]
Conversely, when the phase of the oscillation signal S _var is behind the phase of the reference signal S _ref, the AND gate 17, the up signal S _up is held at a low level, the AND gate 18, the reference signal S _ref is a rising edge To the rising edge of the oscillation signal S _var, the down signal S _dw held at the high level is output.
[0039]
Further, when the oscillation signal S _var and the reference signal S _ref are in phase, both the up signal S _up and the down signal S _dw are held at the low level, as in the first embodiment.
[0040]
The waveform diagram during operation of this embodiment is the same as the waveform diagram of the first embodiment shown in FIG.
In the present embodiment, instead of the flip-flop FF ₂ signal c _v to generate an up signal S _{Stay up-,} the output signal b _v of the flip-flop FF ₂ using a signal obtained by inverting by an inverter INV _4, instead of the signal c _r of the flip-flop FF ₁ to generate a down signal S _dw, using a signal obtained by inverting the output signal b _r of the flip-flop FF ₁ by the inverter INV _3. Thereby, the operation stability of the circuit is improved and the sensitivity of the phase comparison operation is maintained.
[0041]
As described above, according to this embodiment, generates an edge detection signal a _r, b _r at the rising edge of the reference signal S _ref and the oscillation signal S _var by the edge detection circuit EDT _1, EDT _2, the flip-flop FF _1, sets the FF _2, and the input signal c _r of these flip-flops, the c _v to the OR gate 11 generates a reset signal d, and resets the flip-flop FF _1, FF _2, the flip-flop FF ₁ output signals b _r and the up signal S _up at aND gate 17 generated in response to the inverted signal of the output signal b _v of flip-flop FF _2, the output signal of the flip-flop FF ₂ b _v and the output signal b of the flip-flop FF ₁ since generating a down signal S _dw in aND gate 18 in response to the inverted signal of the _r, when the phase is ahead of the oscillation signal S _var reference signal S _ref, Generating a down signal S _dw, when the phase is delayed from the oscillation signal S _var reference signal S _ref, generates an up signal S _{Stay up-,} obtained a reliable and stable operation, and the circuit configuration is simple, wiring Simplification and layout design can be facilitated, and the dependence on the design can be reduced.
[0042]
In the first and second embodiments described above, the edge detection circuits EDT ₁ and EDT ₂ detect the rising edges of the reference signal S _ref and the oscillation signal S _var , and the edge detection signals a _r and b _r are However, the present invention is not limited to this, and an edge detection circuit that detects a falling edge can also be used. In addition, the edge detection circuit can be constituted by other circuits.
[0043]
Similarly, the flip-flops FF ₁ and FF ₂ can be constituted not only by the circuit shown in this example but also by other flip-flops.
For example, a flip-flop can be configured by a NOR gate instead of the NAND gates 13, 14, 15, and 16. In this case, when the edge is detected by the edge detection circuit, the edge detection signals a _r and b _r are set to the high level and the flip-flop is set. In this case, the signal d for resetting the flip-flop is effective when the level is also high.
[0044]
【The invention's effect】
As described above, according to the phase comparator of the present invention, the two sets of flip-flops constituting the circuit control their operations only by their own output signals, and a reliable and stable operation can be obtained. Furthermore, the gate elements constituting the circuit are only those having two inputs or less, and there is an advantage that the circuit structure is simple, the wiring can be simplified and the layout can be easily designed, and the dependence on the design can be reduced.
[Brief description of the drawings]
FIG. 1 is a circuit diagram showing a first embodiment of a phase comparator according to the present invention.
FIG. 2 is a waveform diagram of the phase comparator of the present invention.
FIG. 3 is a circuit diagram showing a second embodiment of a phase comparator according to the present invention.
FIG. 4 is a circuit diagram showing an example of a conventional phase comparator.
FIG. 5 is a waveform diagram of a conventional phase comparator.
[Explanation of symbols]
_{_{_{INV 1, INV 2, INV 3}}} , INV 4 ... inverter, 10,12,13~16 ... NAND gate, 11 ... OR gate, 17, 18 ... the AND gate, EDT _1, EDT ₂ ... edge detection circuit, FF _1, FF ₂ ... flip-flop.

Claims

First transition detection means for delaying a first input signal by a first delay element and calculating the delayed signal and the input signal by a first gate circuit to detect a transition of the first input signal When,
A second input signal is delayed by a second delay element, and the delayed signal and the second input signal are operated by a second gate circuit to detect a transition of the second input signal. Transition detection means;
A first flip-flop that receives a transition detection signal from the first transition detection means and sets an output signal to a first level;
A second flip-flop that receives the transition detection signal from the second transition detection means and sets the output signal to the first level;
Reset means having a two-input OR logic circuit to which output signals of the first flip-flop and the second flip-flop are supplied and which supplies a reset signal to the first flip-flop;
A phase comparator having output means for outputting a phase difference signal corresponding to a phase difference between the first and second input signals based on the output signals of the first and second flip-flops.

Each of the first and second flip-flops outputs an inverted signal having a phase opposite to that of the output signal,
A first circuit for generating a first phase difference signal in response to an output signal of the first flip-flop and an inverted signal of the second flip-flop;
The phase comparator according to claim 1, further comprising: a second circuit that receives an output signal of the second flip-flop and an inverted signal of the first flip-flop and generates a second phase difference signal.

The output means includes first level inversion means for inverting the level of the output signal of the first flip-flop;
Second level inverting means for inverting the level of the output signal of the second flip-flop;
A first circuit that receives the output signal of the first flip-flop and the output signal of the second level inverting means and generates a first phase difference signal;
The phase comparator according to claim 1, further comprising: a second circuit that receives an output signal of the second flip-flop and an output signal of the first level inversion unit and generates a second phase difference signal.

The output means outputs one of the first and second phase difference signals depending on whether the phase of the first input signal is advanced or delayed with respect to the second input signal. Item 4. The phase comparator according to item 2 or 3 .