JP2808843B2 - Manufacturing method of semiconductor pressure sensor - Google Patents
Manufacturing method of semiconductor pressure sensorInfo
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体圧力センサの製造方法に関し、特
に、そのダイヤフラムの形成方法及びセンサ自身を基体
に固着すべき取り付け用金属層の形成方法に関する。Description: TECHNICAL FIELD The present invention relates to a method for manufacturing a semiconductor pressure sensor, and more particularly to a method for forming a diaphragm thereof and a method for forming a metal layer for mounting the sensor itself to a base. .
半導体圧力センサは、ダイヤフラムとしての肉薄部の
片面上にゲージ抵抗体を有している。このゲージ抵抗体
は圧力によって歪みが生じるとその抵抗値が変化する
(ピエゾ抵抗効果)。この抵抗変化を電気信号として検
出することにより圧力が測定される。The semiconductor pressure sensor has a gauge resistor on one surface of a thin portion as a diaphragm. This gauge resistor changes its resistance value when strain is generated by pressure (piezoresistance effect). The pressure is measured by detecting this resistance change as an electric signal.
ダイヤフラムたる肉薄部は半導体基板の裏面側をエッ
チング除去して凹部を形成することにより得られたが、
非エッチング部たる肉厚部の裏面には取り付け用金属層
が形成される。この取り付け用金属層は基体にロウ付け
などで固着するために形成される。The thin portion, which is a diaphragm, was obtained by etching the back surface of the semiconductor substrate to form a recess,
A mounting metal layer is formed on the back surface of the thick portion that is the non-etched portion. The mounting metal layer is formed to be fixed to the base by brazing or the like.
従来の半導体圧力センサの製造方法を第2図に基づい
て説明する。A conventional method for manufacturing a semiconductor pressure sensor will be described with reference to FIG.
第2図(a)に示す如く、半導体圧力センサに使用さ
れる基板としては多層の半導体層を有しており、n+型シ
リコン基板1と、この片面側に形成したp型エンピタキ
シャルシリコン層2と、さらにこの表面に形成したn型
エピタキシャルシリコン層3とからなる。n型エピタキ
シャルシリコン層3の表面にはp型半導体であるゲージ
抵抗体10を含むブリッジ回路が形成されている。さら
に、この回路から検出された電気信号の増幅回路11も形
成されている。As shown in FIG. 2 (a), the substrate used for the semiconductor pressure sensor has a multi-layered semiconductor layer, and includes an n + type silicon substrate 1 and a p-type epitaxial silicon layer formed on one side thereof. 2 and an n-type epitaxial silicon layer 3 formed on this surface. On the surface of the n-type epitaxial silicon layer 3, a bridge circuit including a gauge resistor 10 which is a p-type semiconductor is formed. Further, an amplifier circuit 11 for an electric signal detected from this circuit is also formed.
まず、後述する電解エッチング用端子を形成すべき領
域4(以下、電解エッチング用端子形成予定領域4と称
す)を除くn+型シリコン基板1の表面上に、シリコン酸
化膜21、シリコン窒化膜22が順次形成される。次に、シ
リコン窒化膜22の表面上及び電解エッチング用端子形成
予定領域4のn+型シリコン基板1の表面上にアルミニウ
ム層23が形成される。このアルミニウム層23の表面は、
フォトレジスト24によって凹部の形成領域5が窓開けさ
れた状態にマスキングされる。この領域5のアルミニウ
ム層23、シリコン窒化膜22及びシリコン酸化膜21は、複
数のエッチング工程を経て除去され、最終的に第2図
(b)に示す如く、n+型シリコン基板1が窓開けされた
状態となる。First, a silicon oxide film 21 and a silicon nitride film 22 are formed on the surface of the n + -type silicon substrate 1 except for a region 4 where an electrolytic etching terminal to be described later is to be formed (hereinafter, referred to as an electrolytic etching terminal forming region 4). Are sequentially formed. Next, an aluminum layer 23 is formed on the surface of the silicon nitride film 22 and on the surface of the n + -type silicon substrate 1 in the region 4 where the terminal for electrolytic etching is to be formed. The surface of this aluminum layer 23
The mask 24 is masked by the photoresist 24 so that the window 5 is formed in the recess forming region 5. Aluminum layer 23 of the region 5, the silicon nitride film 22 and silicon oxide film 21 is removed through a plurality of etching processes, as shown in the final Fig. 2 (b), n + -type silicon substrate 1 is opened windows It will be in the state that was done.
第2図(c)は、ドライエッチング工程を示す。n+型
シリコン基板1はアルミニウム層23でマスキングされた
状態でSF6系ガスによってドライエッチングされる。こ
れにより凹部5aが形成される。このドライエッチング
は、凹部5aの底面5bがn+型シリコン基板1とp型エピタ
キシャルシリコン層2のpn接合面12に到達する前に止め
られる。FIG. 2C shows a dry etching step. The n + type silicon substrate 1 is dry-etched with an SF 6 -based gas while being masked by the aluminum layer 23. Thereby, the concave portion 5a is formed. This dry etching is stopped before the bottom surface 5b of the concave portion 5a reaches the pn junction surface 12 of the n + type silicon substrate 1 and the p type epitaxial silicon layer 2.
この後、第2図(d)の電解エッチング用端子形成工
程において、電解エッチング用端子形成予定領域4のア
ルミニウム層23は、電解エッチング用端子23aとして残
され、他の部分は除去される。Thereafter, in the electrolytic etching terminal forming step of FIG. 2 (d), the aluminum layer 23 in the electrolytic etching terminal forming region 4 is left as the electrolytic etching terminal 23a, and other portions are removed.
第2図(e),(f)は電解エッチング工程である。
まず、n+型シリコン基板1は、ドライエッチング工程で
形成された凹部5a及び電解エッチング用端子23aが窓開
けされた状態で、フォトレジスト24aでマスキングされ
る。次に、半導体基板をフッ化水素酸系水溶液に浸漬
し、電解エッチング用端子23aを陽極に接続して電解エ
ッチング処理を施す。ここで、pn接合面12は、エッチン
グのストッパーの役目を果たしているので、この電解エ
ッチングは、エッチング進行面である凹部5aの底面5bが
n+型シリコン基板1とp型エピタキシャルシリコン層2
のpn接合面12に到達した時点で止まる。この凹部5aの形
成により肉薄部たるダイヤフラム25が得られる。2E and 2F show an electrolytic etching step.
First, the n + type silicon substrate 1 is masked with a photoresist 24a in a state where the concave portion 5a formed in the dry etching step and the terminal 23a for electrolytic etching are opened. Next, the semiconductor substrate is immersed in a hydrofluoric acid-based aqueous solution, and the electrolytic etching terminal 23a is connected to the anode to perform an electrolytic etching process. Here, since the pn junction surface 12 serves as an etching stopper, the bottom surface 5b of the concave portion 5a, which is the etching progress surface, is used for this electrolytic etching.
n + type silicon substrate 1 and p type epitaxial silicon layer 2
Stops when it reaches the pn junction surface 12. By forming the concave portion 5a, the diaphragm 25 as a thin portion is obtained.
次に、半導体圧力センサを基体に取り付けるための取
り付け用金属層形成工程を第2図(g),(h)に示
す。n+型シリコン基板1の全面にCr−Au層26が形成さ
れ、このCr−Au層26のうち凹部5aを除く表面に、フォト
レジスト24bのマスクが形成される。そしてウェットエ
ッチングによって凹部5a内に被着されたCr−Au層が除去
され、肉厚部1aの上のCr−Au層26aが取り付け用金属部2
6aとして残る。Next, FIGS. 2 (g) and 2 (h) show a mounting metal layer forming step for mounting the semiconductor pressure sensor on the base. A Cr-Au layer 26 is formed on the entire surface of the n + type silicon substrate 1, and a mask of a photoresist 24b is formed on the surface of the Cr-Au layer 26 excluding the concave portion 5a. Then, the Cr-Au layer deposited in the concave portion 5a is removed by wet etching, and the Cr-Au layer 26a on the thick portion 1a is
Remains as 6a.
〔発明が解決しようとする課題〕 第2図(f)に示す如く、凹部5aを除くCr−Au層26
の上にフォトレジスト24bのマスクを形成する工程にお
いては、その凹部5aの内部に、特に、その底面5bに、フ
ォトレジスト残滓24cが付着することがある。この状態
で、ウェットエッチングすると、フォトレジスト残滓24
c下部のCr−Au層26の金属片26bが残留する場合がある。[Problems to be Solved by the Invention] As shown in FIG. 2 (f), the Cr-Au layer 26 excluding the recess 5a is formed.
In the step of forming a photoresist mask 24b on the substrate, the photoresist residue 24c may adhere to the inside of the concave portion 5a, particularly to the bottom surface 5b. When wet etching is performed in this state, photoresist residue 24
c The metal piece 26b of the lower Cr-Au layer 26 may remain.
また、凹部5aの内面に被着したCr−Au層26を除去す
るウェットエッチング工程においては、エッチング液が
凹部5aの内部に入りにくく、さらに、溶解した金属が凹
部内に滞留するので、凹部5aの内部ではCr−Au層26の溶
解速度にバラツキが生じ、第2図(h)に示すようにCr
−Au層26の金属片26bが残留する場合もある。Further, in the wet etching step of removing the Cr-Au layer 26 adhered to the inner surface of the concave portion 5a, the etching solution hardly enters the inside of the concave portion 5a, and further, the dissolved metal stays in the concave portion. , The dissolution rate of the Cr—Au layer 26 varies, and as shown in FIG.
-The metal piece 26b of the Au layer 26 may remain.
このような金属片26bの残留した半導体圧力センサの
完成品は外観不良とされ、それ故、半導体圧力センサの
歩留り低下をもたらしていた。The finished product of the semiconductor pressure sensor in which such a metal piece 26b remains has a poor appearance, and therefore, the yield of the semiconductor pressure sensor has been reduced.
凹部5aの内部にCr−Au片26bを残留させないために
は、ウェットエッチング時間を延長して凹部5a内のCr−
Au層を完全にエッチングすることが可能であるが、ウェ
ットエッチング時間を不用意に延長すると、今度は、n+
型シリコン基板1とフォトレジスト24bで挟まれているC
r−Au層26aの端部においてはサイドエッチ30が発生し、
このサイドエッチによって、別の外観不良が発生するこ
とになる。In order to prevent the Cr-Au pieces 26b from remaining inside the concave portion 5a, the wet etching time is extended and the Cr-Au
Although it is possible to completely etch the Au layer, if the wet etching time is carelessly extended, this time, n +
C sandwiched between the silicon substrate 1 and the photoresist 24b
Side etch 30 occurs at the end of the r-Au layer 26a,
This side etch causes another appearance defect.
したがって、いずれの場合にも外観不良による歩留り
低下を改善する方法が望まれていた。Therefore, in any case, there has been a demand for a method for improving the yield reduction due to poor appearance.
そこで、以上の問題点に鑑みて、本発明の課題は、取
り付け用金属層のエッチング工程を凹部形成工程以前に
行うことにより、取り付け用金属層に用いた金属片の残
留等を防止し、低コスト化及び歩留まりの向上を実現で
きる半導体圧力センサの製造方法を提供するものであ
る。In view of the above problems, an object of the present invention is to prevent the metal pieces used for the mounting metal layer from remaining or the like by performing the etching step of the mounting metal layer before the recess forming step. An object of the present invention is to provide a method for manufacturing a semiconductor pressure sensor that can realize cost reduction and improvement in yield.
上記の課題を解決するために、半導体基板の片面側に
ゲージ抵抗体を有し、その他面側に開口した凹部を有す
る半導体圧力センサの製造方法において、本発明の講じ
た手段は、 まず、半導体基板の他面側に半導体圧力センサを基体
に取り付けるべき取り付け用金属層を被覆する工程と、
次に、予め、該取り付け用金属層の上に後段のエッチン
グ工程で用いるべき下層マスクの下層マスク材層を少な
くとも1層被覆する工程と、次に、該凹部の形成予定領
域を窓開けした上層マスクを該下層マスク材層の上に被
覆する工程と、次に、該上層マスクの窓開け部から該下
層マスク材層を貫いて該取り付け用金属層までをエッチ
ングして浅い凹部を形成する第1のエッチング工程と、
しかる後、第1のエッチング工程により得られた該下層
マスクの窓開け部からエッチングして該半導体基板に該
凹部を形成する第2のエッチング工程とを有することを
特徴とする。In order to solve the above problems, in a method of manufacturing a semiconductor pressure sensor having a gauge resistor on one surface side of a semiconductor substrate and a concave portion opened on the other surface side, the means taken by the present invention is as follows. A step of coating a metal layer for attachment on the other side of the substrate to attach the semiconductor pressure sensor to the substrate;
Next, a step of coating at least one lower mask material layer of a lower mask to be used in a subsequent etching step on the mounting metal layer in advance, and an upper layer in which a region where the concave portion is to be formed is opened. A step of coating a mask on the lower mask material layer, and then etching from the window opening of the upper mask to the mounting metal layer through the lower mask material layer to form a shallow recess. 1 etching process;
Thereafter, a second etching step of forming the concave portion in the semiconductor substrate by etching from a window opening of the lower layer mask obtained in the first etching step is provided.
また、凹部の形成予定領域が主として、n型半導体層
の場合には、まず、n型半導体層の他面側にp型半導体
層を形成しておき、次に、半導体圧力センサを基体に取
り付けるべき取り付け用金属層を該p型半導体層表面に
形成してから、次に、該凹部の形成予定領域を窓開けし
たマスクを該取り付け用金属層の上に覆い、しかる後、
前記マスクの窓開け部から該金属層、該p型半導体層及
び該n型半導体層をエッチングして該凹部を形成する。When the region where the concave portion is to be formed is mainly an n-type semiconductor layer, first, a p-type semiconductor layer is formed on the other surface of the n-type semiconductor layer, and then the semiconductor pressure sensor is attached to the base. After the mounting metal layer to be formed is formed on the surface of the p-type semiconductor layer, a mask having a window formed in the area where the concave portion is to be formed is covered on the mounting metal layer.
The concave portion is formed by etching the metal layer, the p-type semiconductor layer, and the n-type semiconductor layer from a window opening of the mask.
さらに、具体的には、前記p型半導体層の形成工程の
後に、前記p型半導体層の一部を除去して前記n型半導
体層表面の一部を露出させる工程を有しており、前記取
り付け用金属層の形成工程を援用して該露出領域上で該
n型半導体層のみに導通すべき電解エッチング用端子を
形成しておき、前記エッチング工程においては該電解エ
ッチング用端子を介して給電させる電解エッチング工程
を用いることが望ましい。Further specifically, after the step of forming the p-type semiconductor layer, the method further includes a step of removing a part of the p-type semiconductor layer to expose a part of the surface of the n-type semiconductor layer, An electrolytic etching terminal to be electrically connected only to the n-type semiconductor layer is formed on the exposed region with the help of a forming step of the mounting metal layer, and power is supplied through the electrolytic etching terminal in the etching step. It is desirable to use an electrolytic etching process that causes
上記の手段によれば、片面側にゲージ抵抗が形成され
ている半導体基板の他面側に、半導体圧力センサを基体
に取り付けるべき取り付け用金属層を形成した後、その
上に凹部の形成予定領域を窓開けしたマスクを覆い、エ
ッチングを行ってダイヤフラムを構成する凹部を形成し
ていくと、凹部肉厚部の周囲の表面には取り付け用金属
層を残すことができる。According to the above means, after forming a metal layer for mounting the semiconductor pressure sensor on the substrate on the other surface side of the semiconductor substrate on which the gauge resistance is formed on one surface side, a region where a concave portion is to be formed thereon When the mask which covers the window is opened and etching is performed to form a concave portion constituting the diaphragm, the metal layer for attachment can be left on the surface around the thick portion of the concave portion.
したがって、凹部を形成した後に取り付け用金属層を
形成する必要がないので、取り付け用金属層に用いた金
属片が、凹部の内部に残留することがない。よって、金
属片の残留による外観不良の発生を防止でき、歩留りの
向上を実現できる。しかも、エッチングによって凹部を
形成すると、同時に凹部肉厚部の周囲の表面に取り付け
用金属層を形成できるので、凹部と取り付け用金属層を
別の工程で形成する必要がなく、工程数を削減でき、低
コスト化を実現できる。Therefore, since it is not necessary to form the mounting metal layer after forming the concave portion, the metal pieces used for the mounting metal layer do not remain inside the concave portion. Therefore, appearance defects due to the remaining metal pieces can be prevented, and the yield can be improved. Moreover, when the concave portion is formed by etching, the mounting metal layer can be formed on the surface around the thick portion of the concave portion at the same time. Therefore, it is not necessary to form the concave portion and the mounting metal layer in a separate step, and the number of steps can be reduced. And cost reduction can be realized.
特に、本発明は、予め、取り付け用金属層の上に後段
のエッチング工程で用いるべき下層マスクの下層マスク
材層を少なくとも1層被覆した後、凹部の形成予定領域
を窓開けした上層マスクを下層マスク材層の上に被覆し
ておき、上層マスクの窓開け部から下層マスク材層を貫
いて取り付け用金属層までをエッチングして浅い凹部を
形成し、このエッチング工程により得られた下層マスク
の窓開け部からエッチングして半導体基板に凹部を形成
するものであり、自己整合的に下層マスクを形成しなが
らその下層マスクを用いて凹部を更に掘り進むエッチン
グ方法である。このため、下層マスクを形成するめの専
用の工程を必要とせず、低コスト化を実現できる。ま
た、マスクずれが起こらないので、凹部開口面積のバラ
ツキを抑制でき、歩留まりの向上を実現できる。In particular, the present invention provides a method in which at least one lower mask material layer of a lower mask to be used in a subsequent etching step is coated on a mounting metal layer in advance, and then the upper mask in which a region where a concave portion is to be formed is opened is opened. Covering the mask material layer, etching from the window opening of the upper mask to the mounting metal layer through the lower mask material layer to form a shallow recess, and the lower mask of the lower mask obtained by this etching process is formed. This is an etching method in which a concave portion is formed in a semiconductor substrate by etching from a window opening portion, and a concave portion is further dug by using the lower layer mask while forming a lower layer mask in a self-aligned manner. Therefore, a dedicated process for forming the lower layer mask is not required, and cost reduction can be realized. Further, since no mask shift occurs, it is possible to suppress a variation in the opening area of the concave portion, and to improve the yield.
また、n型半導体層の表面上にp型半導体層を形成
し、この表面上に取り付け用金属層を形成した後に電解
エッチング工程を用いて凹部を形成すると、p型半導体
層及び取り付け用金属層はn型半導体層からpn接合面に
よって絶縁分離されているので、p型半導体層及び取り
付け用金属層は電解エッチングされず凹部肉厚部の周囲
の表面に残る。Further, when a p-type semiconductor layer is formed on the surface of the n-type semiconductor layer, a mounting metal layer is formed on the surface, and then a concave portion is formed by using an electrolytic etching process, the p-type semiconductor layer and the mounting metal layer are formed. Is insulated and separated from the n-type semiconductor layer by the pn junction surface, the p-type semiconductor layer and the mounting metal layer are not electrolytically etched and remain on the surface around the thick portion of the concave portion.
したがって、取り付け用金属層を形成した後のエッチ
ング工程として、電解エッチング工程を用いることがで
きる。Therefore, an electrolytic etching step can be used as an etching step after forming the mounting metal layer.
しかも、取り付け用金属層の形成工程を援用してn型
半導体層のみに導通する電解エッチング用端子が形成さ
れるので、工程数を削減できる。In addition, since the terminal for electrolytic etching that is conducted only to the n-type semiconductor layer is formed with the help of the step of forming the mounting metal layer, the number of steps can be reduced.
次に、本発明による実施例である半導体圧力センサの
製造方法を、以下に説明する。Next, a method for manufacturing a semiconductor pressure sensor according to an embodiment of the present invention will be described below.
本例の製造工程は、半導体圧力センサを基体に取り付
けるべき取り付け用金属層を形成しそれを援用して電解
エッチング用端子を形成するための工程(金属層形成工
程)、凹部の形成予定領域を窓開けしたマスクを取り付
け用金属層の上部に覆う工程(マスク形成工程)、凹部
の形成予定領域に凹部を形成するためのドライエッチン
グ工程及びダイヤフラムの厚みを一定にするための電解
エッチング工程によって構成されている。In the manufacturing process of this example, a process for forming a mounting metal layer for mounting a semiconductor pressure sensor on a substrate and forming a terminal for electrolytic etching with the aid of the mounting metal layer (metal layer forming process), It is composed of a step of covering the mask with the window opened over the mounting metal layer (mask forming step), a dry etching step to form a concave portion in a region where the concave portion is to be formed, and an electrolytic etching step to make the thickness of the diaphragm constant. Have been.
これらの工程切断図を第1図(a)〜(e)に示す。 FIGS. 1A to 1E show sectional views of these steps.
まず、第1図(a)に示す如く、本例の半導体圧力セ
ンサに使用される基板は、従来例と同一構造の多層の半
導体を有している基板であり、n+型シリコン基板1、p
型エピタキシャルシリコン層2及びn型エピタキシャル
シリコン層3とから構成されている。n型エピタキシャ
ルシリコン層3の表面にはp型半導体であるゲージ抵抗
体10を含むブリッジ回路及びこの回路から検出された電
気信号の増幅回路11も形成されている。First, as shown in FIG. 1 (a), the substrate used in the semiconductor pressure sensor of this example is a substrate having a multi-layer semiconductor conventional example having the same structure as, n + -type silicon substrate 1, p
And an n-type epitaxial silicon layer 2. On the surface of the n-type epitaxial silicon layer 3, a bridge circuit including a gauge resistor 10 which is a p-type semiconductor and an amplifier circuit 11 for an electric signal detected from this circuit are also formed.
まず、金属層形成工程として、n+型シリコン基板1の
表面全体に、p型シリコン層6がエピタキシャル成長法
によって形成され、このp型シリコン層6は、n+型シリ
コン基板1とpn接合面13を形成している。次に、電解エ
ッチング用端子形成予定領域4のp型シリコン層6及び
その下部のn+型シリコン基板1の表面層がエッチングに
よって除去され、n+型シリコン基板1の一部表面が露出
される。この露出しているn+型シリコン基板1の表面上
及びp型シリコン層6の表面上にCr−Au層7が形成され
る。このCr−Au層7は第1図(a)の如く、p型シリコ
ン層6の表面上のCr−Au層7aと、n+型シリコン基板1の
表面上のCr−Au層7bとに絶縁分離される。First, as the metal layer forming step, the entire surface of the n + -type silicon substrate 1, p-type silicon layer 6 is formed by the epitaxial growth method, the p-type silicon layer 6, the n + type silicon substrate 1 and the pn junction plane 13 Is formed. Next, the p-type silicon layer 6 in the region 4 for forming the terminal for electrolytic etching and the surface layer of the n + -type silicon substrate 1 thereunder are removed by etching, and a part of the surface of the n + -type silicon substrate 1 is exposed. . A Cr-Au layer 7 is formed on the exposed surface of the n + type silicon substrate 1 and on the surface of the p type silicon layer 6. As shown in FIG. 1A, the Cr-Au layer 7 is insulated from a Cr-Au layer 7a on the surface of the p-type silicon layer 6 and a Cr-Au layer 7b on the surface of the n + -type silicon substrate 1. Separated.
次に、マスク形成工程において、後のエッチング工程
で使用される複数のマスク層が順次形成される。まず、
Cr−Au層7の表面上にポリイミド層8及びアルミニウム
層9が形成される。このアルミニウム層9表面は、フォ
トレジスト24cによって凹部の形成予定領域5を窓開け
された状態にマスキングされる。次に、この領域5のア
ンルミニウム層9、ポリイミド層8及びCr−Au層7aはエ
ッチング工程で順次除去されて、n+型シリコン基板1
は、第1図(b)に示すように窓開けされた状態にな
る。この状態に残されたCr−Au層7aは、半導体圧力セン
サを基体に取り付けるべき取り付け用金属層とされる。Next, in a mask forming step, a plurality of mask layers used in a subsequent etching step are sequentially formed. First,
On the surface of the Cr-Au layer 7, a polyimide layer 8 and an aluminum layer 9 are formed. The surface of the aluminum layer 9 is masked by the photoresist 24c so that the region 5 where the concave portion is to be formed is opened. Next, the aluminum layer 9, the polyimide layer 8 and the Cr-Au layer 7a in this region 5 are sequentially removed by an etching process, and the n + type silicon substrate 1 is removed.
Is opened as shown in FIG. 1 (b). The Cr-Au layer 7a left in this state is used as a metal layer for mounting the semiconductor pressure sensor on the base.
次に、第1図(c)はドライエッチング工程を示す。
フォトレジスト24cが除去された後、p型シリコン層6
及びn+型シリコン基板1は、アルミニウム層9でマスク
された状態でSF6系ガスによってドライエッチングされ
凹部5aが形成される。このドライエッチングは、凹部5a
の底面5bが、n+型シリコン基板1とp型エピタキシャル
シリコン層2のpn接合面12に到達する前に止められる。
この凹部5aにおける肉厚部1aの周囲の表面には、取り付
け金属層たるCr−Au層7aが残ったままである。Next, FIG. 1 (c) shows a dry etching step.
After the photoresist 24c is removed, the p-type silicon layer 6 is removed.
The n + -type silicon substrate 1 is dry-etched with an SF 6 -based gas while being masked by the aluminum layer 9 to form a concave portion 5a. This dry etching is performed in the recess 5a.
Is stopped before reaching the pn junction surface 12 of the n + type silicon substrate 1 and the p type epitaxial silicon layer 2.
The Cr-Au layer 7a as a mounting metal layer remains on the surface around the thick portion 1a in the concave portion 5a.
次に、第1図(d),(e)は電解エッチング工程を
示す。アルミニウム層9とポリイミド層8をエッチング
によって除去した後、半導体基板をフッ化水素酸系エッ
チング液に浸漬しCr−Au層7bを電解エッチング用端子7b
として陽極に接続し電解エッチング処理を施す。ここ
で、pn接合面12がエッチングのストッパーの役目を果た
しているので、エッチング進行面である凹部5aの底面5b
がn+型シリコン基板1とp型エピタキシャルシリコン層
2のpn接合面12に到達した時点で止まる。この凹部5aの
形成により凹部5a肉薄部たるダイヤフラム25が得られ
る。Next, FIGS. 1D and 1E show an electrolytic etching step. After the aluminum layer 9 and the polyimide layer 8 are removed by etching, the semiconductor substrate is immersed in a hydrofluoric acid-based etching solution, and the Cr-Au layer 7b is connected to the electrolytic etching terminal 7b.
And an electrolytic etching process is performed. Here, since the pn junction surface 12 serves as an etching stopper, the bottom surface 5b of the concave portion 5a which is the etching progress surface is formed.
Stops when it reaches the pn junction surface 12 of the n + type silicon substrate 1 and the p type epitaxial silicon layer 2. By forming the concave portion 5a, the diaphragm 25 which is a thin portion of the concave portion 5a is obtained.
ここで、凹部5aにおける肉厚部1aの周囲の表面側にお
いては、p型シリコン層6及びこの表面上に残されてい
たCr−Au層7aは、pn接合13によってn+型シリコン基板1
に対しては絶縁状態となっており、p型シリコン層6及
びCr−Au層7aには電解エッチング電流が流れないので、
p型シリコン層6及びCr−Au層7aは電解エッチングされ
ない。Here, on the surface side around the thick portion 1a in the concave portion 5a, the p-type silicon layer 6 and the Cr-Au layer 7a left on this surface are connected to the n + type silicon substrate 1 by the pn junction 13.
Is in an insulated state, and no electrolytic etching current flows through the p-type silicon layer 6 and the Cr-Au layer 7a.
The p-type silicon layer 6 and the Cr-Au layer 7a are not electrolytically etched.
以上の如く、本例の半導体圧力センサの製造方法にお
いては、n+型半導体層の表面上にCr−Au層7を形成し、
その上に凹部5aの形成予定領域5を窓開けした状態にマ
スキングを行った後、複数のエッチング工程を順次行う
と凹部5aを形成でき、同時にこの凹部5aにおける肉厚部
1aの周囲の表面に取り付け用金属層たるCr−Au層7aを残
すことができる。As described above, in the manufacturing method of the semiconductor pressure sensor of the present example, the Cr-Au layer 7 is formed on the surface of the n + type semiconductor layer,
After performing masking in a state where the region 5 where the concave portion 5a is to be formed is opened, a plurality of etching steps are sequentially performed to form the concave portion 5a, and at the same time, the thick portion in the concave portion 5a.
The Cr-Au layer 7a, which is a mounting metal layer, can be left on the surface around 1a.
したがって、ダイヤフラムたる凹部の肉薄部を形成し
た後に取り付け用金属層を形成する必要がないので、凹
部の内部に取り付け用金属片が残留することがない。そ
の結果、外観不良を防止でき、歩留りの向上が実現でき
る。Therefore, it is not necessary to form the mounting metal layer after forming the thin portion of the concave portion serving as the diaphragm, so that the mounting metal piece does not remain inside the concave portion. As a result, appearance defects can be prevented, and the yield can be improved.
特に本例では、エッチング工程で使用する複数のマス
ク層を予め形成した後、自己整合的に下層マスクを形成
しながらその下層マスクを用いて凹部を更に掘り進むエ
ッチング方法である。このため、下層マスクを形成する
ための専用の工程を必要とせず、低コスト化を実現でき
る。また、マスクずれが起こらないので、凹部開口面積
のバラツキを抑制でき、歩留まりの向上を実現できる。In particular, in this example, an etching method in which after forming a plurality of mask layers used in the etching step in advance, a lower layer mask is formed in a self-aligning manner, and a concave portion is further dug using the lower layer mask. Therefore, a dedicated process for forming the lower layer mask is not required, and the cost can be reduced. Further, since no mask shift occurs, it is possible to suppress a variation in the opening area of the concave portion, and to improve the yield.
しかも、Cr−Au層7の形成工程を援用して、n+型半導
体層1のみに導通するCr−Au層77bを形成し、それを電
解エッチング用端子7bとしており、電解エッチング用端
子を別工程で形成していないので、工程数を削減でき、
低コスト化が実現できる。In addition, the Cr-Au layer 77b conducting only to the n + -type semiconductor layer 1 is formed with the help of the step of forming the Cr-Au layer 7, and the Cr-Au layer 77b is used as the electrolytic etching terminal 7b. Since it is not formed in the process, the number of processes can be reduced,
Cost reduction can be realized.
本発明に係る半導体圧力センサの製造方法において
は、半導体基板の他面側に半導体圧力センサを基体に取
り付けるべき取り付け用金属層を形成する工程の後に、
マスクの窓開け部から該金属層及び該半導体基板をエッ
チングして、ダイヤフラムを構成する凹部を形成する工
程順序であることに特徴を有しているので、凹部を形成
した後には取り付け用金属層を形成しないので、ダイヤ
フラムを構成する凹部の内部に、取り付け用金属層に用
いた金属片が残留せず、外観不良が減少し、その結果、
歩留りの向上を実現できる。In the method for manufacturing a semiconductor pressure sensor according to the present invention, after the step of forming a metal layer for mounting the semiconductor pressure sensor to the substrate on the other surface side of the semiconductor substrate,
The method is characterized in that the metal layer and the semiconductor substrate are etched from a window opening portion of the mask to form a concave portion forming a diaphragm, so that after the concave portion is formed, the mounting metal layer is formed. Is not formed, the metal piece used for the mounting metal layer does not remain inside the concave portion forming the diaphragm, and the appearance defect is reduced, as a result,
The yield can be improved.
特に、本発明は、予め、取り付け用金属層の上に後
段のエッチング工程で用いるべき下層マスクの下層マス
ク材層を少なくとも1層被覆した後、凹部の形成予定領
域を窓開けした上層マスクを下層マスク材層の上に被覆
しておき、上層マスクの窓開け部から下層マスク材層を
貫いて取り付け用金属層までをエッチングして浅い凹部
を形成し、このエッチング工程により得られた下層マス
クの窓開け部からエッチングして半導体基板に凹部を形
成するものであり、自己整合的に下層マスクを形成しな
がらその下層マスクを用いて凹部を更に掘り進むエッチ
ング方法である。このため、下層マスクを形成するため
の専用の工程を必要とせず、低コスト化を実現できる。
また、マスクずれが起こらないので、凹部開口面積のバ
ラツキを抑制でき、歩留まりの向上を実現できる。In particular, the present invention provides a method in which at least one lower mask material layer of a lower mask to be used in a subsequent etching step is coated on a mounting metal layer in advance, and then the upper mask in which a region where a concave portion is to be formed is opened is opened. Covering the mask material layer, etching from the window opening of the upper mask to the mounting metal layer through the lower mask material layer to form a shallow recess, and the lower mask of the lower mask obtained by this etching process is formed. This is an etching method in which a concave portion is formed in a semiconductor substrate by etching from a window opening portion, and a concave portion is further dug by using the lower layer mask while forming a lower layer mask in a self-aligned manner. Therefore, a dedicated process for forming the lower layer mask is not required, and the cost can be reduced.
Further, since no mask shift occurs, it is possible to suppress a variation in the opening area of the concave portion, and to improve the yield.
取り付け用金属層のダイヤフラム形成予定領域をエ
ッチングして凹部を形成すると、同時に凹部肉厚部の周
囲の表面上に取り付け用金属層が残るので、製造工程数
を削減でき、低コスト化を実現できる。When the concave portion is formed by etching the area where the diaphragm of the mounting metal layer is to be formed, the mounting metal layer remains on the surface around the thick portion of the concave portion, so that the number of manufacturing steps can be reduced and the cost can be reduced. .
電解エッチング工程においては、取り付け用金属層
の一部を分離して電解エッチング用端子として使用する
ものなので、製造工程数を削減でき、低コスト化を実現
できる。In the electrolytic etching step, a part of the mounting metal layer is separated and used as an electrolytic etching terminal, so that the number of manufacturing steps can be reduced and the cost can be reduced.
1……n+型シリコン基板(n型半導体層) 2……p型エピタキシャルシリコン層 3……n型エピタキシャルシリコン層 4……電解エッチング用端子形成予定領域 5……凹部の形成予定領域 5a……凹部 6……p型シリコン層(p型半導体層) 7……Cr−Au層(取り付け用金属層) 7a……Cr−Au層(取り付け用金属層) 7b……Cr−Au層(電解エッチング用端子) 10……ゲージ抵抗体 12,13……pn接合面 24,24a,24b,24c……フォトレジスト 25……ダイヤフラム。DESCRIPTION OF SYMBOLS 1 ... n + type silicon substrate (n-type semiconductor layer) 2 ... p-type epitaxial silicon layer 3 ... n-type epitaxial silicon layer 4 ... Planned area for forming a terminal for electrolytic etching 5 ... Planned area 5a for forming a concave portion ... recess 6 ... p-type silicon layer (p-type semiconductor layer) 7 ... Cr-Au layer (mounting metal layer) 7a ... Cr-Au layer (mounting metal layer) 7b ... Cr-Au layer (electrolysis) (Etching terminal) 10 ... Gauge resistor 12,13 ... pn junction surface 24,24a, 24b, 24c ... photoresist 25 ... diaphragm.
Claims (3)
し、その他面側に開口した凹部を有する半導体圧力セン
サの製造方法において、 半導体基板の他面側に半導体圧力センサを基体に取り付
けるべき取り付け用金属層を被覆する工程と、 次に、予め、該取り付け用金属層の上に後段のエッチン
グ工程で用いるべき下層マスクの下層マスク材層を少な
くとも1層被覆する工程と、 次に、該凹部の形成予定領域を窓開けした上層マスクを
該下層マスク材層の上に被覆する工程と、 次に、該上層マスクの窓開け部から該下層マスク材層を
貫いて該取り付け用金属層までをエッチングして浅い凹
部を形成する第1のエッチング工程と、 しかる後、第1のエッチング工程により得られた該下層
マスクの窓開け部からエッチングして該半導体基板に該
凹部を形成する第2のエッチング工程と を有することを特徴とする半導体圧力センサの製造方
法。In a method of manufacturing a semiconductor pressure sensor having a gauge resistor on one side of a semiconductor substrate and a concave portion opened on the other side, the semiconductor pressure sensor should be attached to the base on the other side of the semiconductor substrate. A step of coating the mounting metal layer, and a step of previously coating the mounting metal layer with at least one lower mask material layer of a lower mask to be used in a subsequent etching step; Covering the lower mask material layer with an upper mask in which a region where a concave portion is to be formed is opened, and then, from the window opening of the upper mask to the mounting metal layer through the lower mask material layer. A first etching step of forming a shallow concave portion by etching the semiconductor substrate, and thereafter, etching the semiconductor substrate through a window opening of the lower layer mask obtained in the first etching step. The method of manufacturing a semiconductor pressure sensor, characterized by a second etching step of forming a section.
し、その他面側に開口した凹部を有する半導体圧力セン
サの製造方法において、 n型半導体層の他面側にp型半導体層を形成する工程
と、 次に、半導体圧力センサを基体に取り付けるべき取り付
け用金属層を該p型半導体層表面に形成する工程と、 次に、該凹部の形成予定領域を窓開けしたマスクを該取
り付け用金属層の上に覆う工程と、 しかる後、前記マスクの窓開け部から該金属層、該p型
半導体層及び該n型半導体層をエッチングして該凹部を
形成する工程と、 を有することを特徴とする半導体圧力センサの製造方
法。2. A method of manufacturing a semiconductor pressure sensor having a gauge resistor on one side of an n-type semiconductor layer and a recess opened on the other side, wherein a p-type semiconductor layer is provided on the other side of the n-type semiconductor layer. Forming a metal layer for mounting a semiconductor pressure sensor on a substrate on the surface of the p-type semiconductor layer; and Covering the mounting metal layer, and thereafter, etching the metal layer, the p-type semiconductor layer and the n-type semiconductor layer from a window opening of the mask to form the concave portion. A method for manufacturing a semiconductor pressure sensor, comprising:
の形成工程の後に、前記p型半導体層の一部を除去して
前記n型半導体層表面の一部を露出させる工程を有し、
前記取り付け用金属層の形成工程を援用して該露出領域
上で該n型半導体層のみに導通すべき電解エッチング用
端子を形成し、前記エッチング工程は該電解エッチング
用端子を介して給電させる電解エッチング工程を含むこ
とを特徴とする半導体圧力センサの製造方法。3. The method according to claim 2, further comprising, after the step of forming the p-type semiconductor layer, removing a part of the p-type semiconductor layer to expose a part of the surface of the n-type semiconductor layer. And
Forming an electrolytic etching terminal to be conducted only to the n-type semiconductor layer on the exposed region with the help of the forming step of the mounting metal layer, and the etching step includes supplying an electric power through the electrolytic etching terminal. A method for manufacturing a semiconductor pressure sensor, comprising an etching step.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP19096790A JP2808843B2 (en) | 1990-07-19 | 1990-07-19 | Manufacturing method of semiconductor pressure sensor |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP19096790A JP2808843B2 (en) | 1990-07-19 | 1990-07-19 | Manufacturing method of semiconductor pressure sensor |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0476958A JPH0476958A (en) | 1992-03-11 |
JP2808843B2 true JP2808843B2 (en) | 1998-10-08 |
Family
ID=16266659
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Application Number | Title | Priority Date | Filing Date |
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JP19096790A Expired - Lifetime JP2808843B2 (en) | 1990-07-19 | 1990-07-19 | Manufacturing method of semiconductor pressure sensor |
Country Status (1)
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JP (1) | JP2808843B2 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5549785A (en) * | 1992-09-14 | 1996-08-27 | Nippondenso Co., Ltd. | Method of producing a semiconductor dynamic sensor |
-
1990
- 1990-07-19 JP JP19096790A patent/JP2808843B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH0476958A (en) | 1992-03-11 |
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