JP2805328B2 - Burst error correction method - Google Patents
Burst error correction methodInfo
- Publication number
- JP2805328B2 JP2805328B2 JP8412389A JP8412389A JP2805328B2 JP 2805328 B2 JP2805328 B2 JP 2805328B2 JP 8412389 A JP8412389 A JP 8412389A JP 8412389 A JP8412389 A JP 8412389A JP 2805328 B2 JP2805328 B2 JP 2805328B2
- Authority
- JP
- Japan
- Prior art keywords
- register
- remainder
- error correction
- burst error
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Error Detection And Correction (AREA)
Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明はバースト誤り訂正方法に関し、特にバース
ト誤りの最下位のビット位置が既知の場合のバースト誤
りの訂正方法に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a burst error correction method, and more particularly to a burst error correction method when the least significant bit position of a burst error is known.
［従来の技術］ このような場合のバースト誤り訂正方法として、従来
は外部から与えられる消失情報を利用して復号を行う軟
判定復号法があった。[Prior Art] As a burst error correction method in such a case, conventionally, there has been a soft decision decoding method in which decoding is performed using erasure information provided from the outside.
符号間の最小距離をｄとすると、誤り訂正能力は普通
の硬判定復号法ではＩ［d/2］ビットであり、軟判定復
号法ではｄ−１ビットである。ただし、Ｉ［d/2］はd/2
より小さい最大の整数を表す。Assuming that the minimum distance between codes is d, the error correction capability is I [d / 2] bits in a normal hard decision decoding method and d-1 bits in a soft decision decoding method. Where I [d / 2] is d / 2
Represents the largest integer less than.
［発明が解決しようとする課題］ たとえば、ｄ＝３の場合を考えてみると、硬判定復号
法では１ビットの誤り訂正が可能であり、軟判定復号法
では２ビットの誤り訂正が可能であるが、バースト誤り
では連続して多数のビットが誤る場合が多く、従来の方
法では訂正できないという問題があり、且つ軟判定復号
法はそのアルゴリスムが複雑であるという問題があっ
た。[Problems to be Solved by the Invention] For example, considering the case of d = 3, 1-bit error correction is possible in the hard decision decoding method, and 2-bit error correction is possible in the soft decision decoding method. However, a burst error often results in a large number of consecutive errors, and cannot be corrected by the conventional method. In addition, the soft decision decoding method has a problem that the algorithm is complicated.
この発明は、従来の方法における上記の課題を解決す
るためになされたもので、連続して多数のビットがバー
スト誤りを受けても、バースト誤りの最下位のビットの
ビット位置が決定できれば、極めて簡単に誤りの訂正が
可能なバースト誤り訂正方法を得ることを目的としてい
る。The present invention has been made in order to solve the above-mentioned problems in the conventional method. Even if a large number of bits are continuously subjected to a burst error, if the bit position of the least significant bit of the burst error can be determined, it is extremely difficult. It is an object of the present invention to obtain a burst error correction method that can easily correct an error.
［課題を解決するための手段］ この発明にかかるバースト誤り訂正方法では、生成多
項式で除算した場合の剰余の性質を利用し、簡単な方法
で多数の連続するビットの誤りを訂正するようにした。[Means for Solving the Problems] In the burst error correction method according to the present invention, the nature of the remainder when divided by a generator polynomial is used to correct errors in a large number of consecutive bits by a simple method. .
［作用］ 情報語をＣ（Ｘ），生成多項式をＧ（Ｘ），符号語を
Ｆ（Ｘ）とすれば、Ｇ（Ｘ）の次数をｋとして（例えば
Ｇ（Ｘ）＝X3＋Ｘ＋１の場合、ｋ＝３）、 XkC（Ｘ）/G（Ｘ）＝Ｑ（Ｘ）＋Ｒ（Ｘ）/G（Ｘ） ・・・（１） XkC（Ｘ）（＋）Ｒ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ） ・・・（２） Ｒ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ）（＋）XkC（Ｘ） ・・・（３） 但し、Ｑは除算の商、Ｒは除算の剰余である。[Operation] If the information word is C (X), the generator polynomial is G (X), and the codeword is F (X), the order of G (X) is k (for example, G (X) = X 3 + X + 1 In this case, k = 3), X k C (X) / G (X) = Q (X) + R (X) / G (X) (1) X k C (X) (+) R (X ) = Q (X) G (X) (2) R (X) = Q (X) G (X) (+) X k C (X) (3) where Q is the division The quotient, R, is the remainder of the division.
符号語Ｆ（Ｘ）は Ｆ（Ｘ）＝XkC（Ｘ）（＋）Ｒ（Ｘ） ・・・（４） によって作成する。The code word F (X) is created by F (X) = X k C (X) (+) R (X) (4).
受信語ｒ（Ｘ）は ｒ（Ｘ）＝Ｆ（Ｘ）＋Ｂ（Ｘ）Xi ・・・（５） となる。The received word r (X) is as follows: r (X) = F (X) + B (X) X i (5)
ｒ（Ｘ）をＧ（Ｘ）で除算し、その剰余Ｒ（Ｘ）を求
めると、式（５）中、Ｆ（Ｘ）はＧ（Ｘ）で割り切れる
ので、Ｒ（Ｘ）はＢ（Ｘ）XiをＧ（Ｘ）で除算した場合
の剰余と同じになる。When r (X) is divided by G (X) to obtain the remainder R (X), in equation (5), F (X) is divisible by G (X), so that R (X) is B (X) ) consisting of X i the same as the remainder when divided by G (X).
式（３）を適用し、 Ｒ（Ｘ）＝Ｑ（Ｘ）Ｇ（Ｘ）（＋）Ｂ（Ｘ）Xi ・・・（13） Ｒ（Ｘ）をｎ段のシフトレジスタ内で、ｎ−ｉビット
上位に巡回シフトすれば、 Ｒ（Ｘ）Xn-i＝Ｑ（Ｘ）Ｇ（Ｘ）Xn-i（＋）Ｂ（Ｘ）
Xn ・・・（23） となる。Applying the equation (3), R (X) = Q (X) G (X) (+) B (X) X i (13) R (X) is stored in an n-stage shift register by n If a cyclic shift is performed to the upper part of −i bits, R (X) X ni = Q (X) G (X) X ni (+) B (X)
X n (23)
巡回シフトであるからXn＝X0であり、ｎはＧ（Ｘ）の
周期として構成されているので、Ｑ（Ｘ）Ｇ（Ｘ）Xn-i
はＱ（Ｘ）Ｇ（Ｘ）と同じようにＧ（Ｘ）で割り切れ
る。従って式（23）のＲ（Ｘ）Xn-iをＧ（Ｘ）で除算し
て得られる剰余はＢ（Ｘ）になる。Since it is a cyclic shift, X n = X 0 and n is configured as a period of G (X), so that Q (X) G (X) X ni
Is divisible by G (X) in the same way as Q (X) G (X). Therefore, the remainder obtained by dividing R (X) x ni in equation (23) by G (X) is B (X).
［実施例］ 以下、この発明の実施例を図面を用いて説明する。第
１図はこの発明の一実施例を示すブロック図で、図にお
いて（１），（５），（８），（９），（10）はそれぞ
れレジスタ、（２），（４）はそれぞれセレクタ、
（３）は生成多項式Ｇ（Ｘ）で除算を行い剰余を出力す
る除算回路、（６），（11）はｎ段のシフトレジスタ、
（７）はバースト位置判定部、（12）は排他的論理和回
路である。なお、除算回路内での減算も排他的論理和演
算である。Embodiment An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention. In FIG. 1, (1), (5), (8), (9) and (10) are registers, respectively, and (2) and (4) are each selector,
(3) is a division circuit that performs division by the generator polynomial G (X) and outputs a remainder, (6) and (11) are n-stage shift registers,
(7) is a burst position determination unit, and (12) is an exclusive OR circuit. The subtraction in the division circuit is also an exclusive OR operation.
レジスタを区別するため、ｒ（Ｘ）レジスタ（１）、
Ｒ（Ｘ）レジスタ（５）、ｉレジスタ（８）、ｎ−ｉレ
ジスタ（９）、Ｂ（Ｘ）レジスタ（10）という。To distinguish registers, r (X) register (1),
They are called R (X) register (5), i register (8), ni register (9), and B (X) register (10).
第２図はバースト誤りの重畳を示す説明図で、ｎビッ
トの符号語Ｆ（Ｘ）のXiビットを最下位とするビット位
置に、Ｂ（Ｘ）で示すバースト誤りが発生し、受信語ｒ
（Ｘ）は式（５）で示されるようになったとする。In illustration FIG. 2 showing the superposition of burst errors, the X i bits of n-bit code word F (X) in the bit position to least significant, burst error indicated by B (X) is generated, the received word r
(X) is assumed to be as shown by the equation (5).
受信語ｒ（Ｘ）をｒ（Ｘ）レジスタ（１）に格納し、
セレクタ（２）によりｒ（Ｘ）レジスタ（１）の内容を
除算回路（３）に入力して、その剰余Ｒ（Ｘ）をＲ
（Ｘ）レジスタ（５）に格納する。Ｒ（Ｘ）は式（13）
で示される。Store the received word r (X) in the r (X) register (1),
The selector (2) inputs the contents of the r (X) register (1) to the division circuit (3), and outputs the remainder R (X) to R
(X) Store in register (5). R (X) is the formula (13)
Indicated by
また、別に消失情報からバースト位置判定部（７）に
おいてバーストの影響の及ぶ最後のビットのビット位置
ｉを決定し、ｉの値をｉレジスタ（８）に、ｎ−ｉの値
をｎ−ｉレジスタ（９）に格納しておく。In addition, the burst position determination unit (7) separately determines the bit position i of the last bit affected by the burst from the erasure information, and stores the value of i in the i register (8) and the value of ni to ni. It is stored in the register (9).
Ｒ（Ｘ）レジスタ（５）の内容をシフトレジスタ
（６）でｎ−ｉビット上位へ巡回シフトすれば、その結
果は式（23）で示されるようになり、これをセレクタ
（２）を介して除算回路（３）で除算すれば、剰余とし
てＢ（Ｘ）を得る。これをセレクタ（４）を介してＢ
（Ｘ）レジスタ（10）へ格納する。If the contents of the R (X) register (5) are cyclically shifted to ni bits higher by the shift register (6), the result is as shown in Expression (23), and this is passed through the selector (2). And division by the division circuit (3), B (X) is obtained as a remainder. This is passed through selector (4) to B
(X) Store in the register (10).
Ｂ（Ｘ）レジスタ（10）の内容をｎ段のシフトレジス
タ（11）でｉビット上位へシフトすると、Ｂ（Ｘ）Xiと
なり、これとｒ（Ｘ）との排他的論理和を作ると、正し
い符号語Ｆ（Ｘ）が得られる。When the content shifted to the i bit higher in the n stages of the shift register (11) of the B (X) register (10), B (X) X i, and the this and when making an exclusive OR of the r (X) , The correct codeword F (X) is obtained.
以上の説明から明らかなように、この発明では生成多
項式の次数ｋ以下のビット数のバースト誤りを簡単な回
路で訂正することができる。As is apparent from the above description, according to the present invention, a burst error having a bit number equal to or less than the order k of the generator polynomial can be corrected by a simple circuit.
以下、二三の数値例について説明する。第３図及び第
４図はこの発明の数値例を示す説明図で、第３図に示す
例ではＣ（Ｘ）＝X3＋Ｘ（1010）,G（Ｘ）＝X3＋Ｘ＋１
（1011）で、Ｆ（Ｘ）＝X6＋X4＋Ｘ＋１（1010011）に
対しバースト誤りがＢ（Ｘ）Xi欄を如くなり、受信語ｒ
（Ｘ）がそれぞれ図に示す通りとなり、これをＧ（Ｘ）
で除算するとＲ（Ｘ）を得るが、このＲ（Ｘ）を式（1
3）に従って分解して考えると、Ｑ（Ｘ）Ｇ（Ｘ）は該
当欄の通りとなる。Ｒ（Ｘ）をｎ−ｉだけ巡回シフトす
ることは、Ｂ（Ｘ）XiとＱ（Ｘ）Ｇ（Ｘ）とを、それぞ
れｎ−ｉだけ巡回シフトして両者の排他的論理和を取る
ことと同じであるから、第３図のｎ−ｉシフト欄には２
成分に分解して示す。Hereinafter, a few numerical examples will be described. 3 and 4 are explanatory diagrams showing numerical examples of the present invention. In the example shown in FIG. 3, C (X) = X 3 + X (1010) and G (X) = X 3 + X + 1
At (1011), for F (X) = X 6 + X 4 + X + 1 (1010011), the burst error becomes as shown in the B (X) X i column, and the received word r
(X) are as shown in the figure, and this is represented by G (X)
R (X) is obtained by dividing by R.
When decomposed according to 3), Q (X) G (X) is as shown in the corresponding column. To R (X) is to cyclically shifted by n-i is, B and (X) X i and Q (X) G (X), respectively cyclically shifted by n-i takes the exclusive logical sum of both by Therefore, in the ni shift column of FIG.
Decomposed into components.
例えば、ｎ−ｉシフト欄第２行目の0100111は、Ｑ
（Ｘ）Ｇ（Ｘ）＝0111010をｎ−ｉ（＝４）ビット左へ
シフトしたものである。0111010も0100111も1011で割り
切れるので、Ｒ（Ｘ）をｎ−ｉビットシフトした010000
0の除算は、剰余に関する限り0000111の除算と等価とな
り、Ｂ（Ｘ）＝111が剰余となる。For example, 0100111 on the second line of the ni shift column is Q
(X) G (X) = 0111010 shifted ni (= 4) bits to the left. Since 0111010 and 0100111 are divisible by 1011, R (X) is shifted by ni bits.
Division of 0 is equivalent to division of 0000111 as far as the remainder is concerned, and B (X) = 111 is the remainder.
第４図は、Ｃ（Ｘ）＝11110000001,G（Ｘ）＝10011,F
（Ｘ）＝111100000010110,B（Ｘ）＝1111,i＝７の場合
を示し、従ってｒ（Ｘ）＝111111110010110となり、Ｒ
（Ｘ）＝0011となり、これをｎ−ｉ（＝８）ビットシフ
トして、000001100000000を得、これの除算結果の剰余
はＢ（Ｘ）＝1111となる。FIG. 4 shows C (X) = 11110000001, G (X) = 10011, F
(X) = 111100000010110, B (X) = 1111, i = 7. Therefore, r (X) = 111111110010110, and R
(X) = 0011, which is shifted by ni (= 8) bits to obtain 000001100000000, and the remainder of the division result is B (X) = 1111.
なお、第１図の回路は説明の便宜のためにハードウエ
アで構成したが、一般的にはプロセッサによるプログラ
ム制御によって構成されれものである。Although the circuit in FIG. 1 is configured by hardware for convenience of description, it is generally configured by program control by a processor.
［発明の効果］ この発明は以上説明したとおり、簡単な方法で生成多
項式の次数に等しいビット数までのバースト誤りを訂正
することができるという効果がある。[Effects of the Invention] As described above, the present invention has an effect that a burst error up to the number of bits equal to the order of the generator polynomial can be corrected by a simple method.
第１図はこの発明の一実施例を示すブロック図、第２図
はバースト誤りの重畳を示す説明図、第３図及び第４図
はこの発明の数値例を示す説明図。 （１）……ｒ（Ｘ）レジスタ、（３）……除算回路、
（５）……Ｒ（Ｘ）レジスタ、（６）……ｎ段シフトレ
ジスタ、（７）……バースト位置判定部、（８）……ｉ
レジスタ、（９）……ｎ−ｉレジスタ、（10）……Ｂ
（Ｘ）レジスタ、（11）……ｎ段シフトレジスタ、（1
2）……排他的論理和回路。FIG. 1 is a block diagram showing one embodiment of the present invention, FIG. 2 is an explanatory diagram showing superposition of burst errors, and FIGS. 3 and 4 are explanatory diagrams showing numerical examples of the present invention. (1) ... r (X) register, (3) ... division circuit,
(5) R (X) register, (6) n-stage shift register, (7) burst position determination unit, (8) i
Register, (9) ... ni register, (10) ... B
(X) register, (11) ... n-stage shift register, (1
2) Exclusive OR circuit.
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H03M 13/00 - 13/22──────────────────────────────────────────────────続 き Continued on the front page (58) Field surveyed (Int.Cl. 6 , DB name) H03M 13/00-13/22
Claims (1)
号長ｎを生成多項式Ｇ（Ｘ）の周期として構成される誤
り訂正符号の符号語Ｆ（Ｘ）にバースト誤りが発生し、
受信語ｒ（Ｘ）がｒ（Ｘ）＝Ｆ（Ｘ）（＋）Ｂ（Ｘ）Xi
（但し（＋）は排他的論理和を表す）の形で表すことが
できる場合、 消失バースト情報から上記ｉの値を決定し、ｉレジスタ
にｉの値を、ｎ−ｉレジスタにｎ−ｉの値をそれぞれ格
納する段階、 受信語ｒ（Ｘ）を生成多項式Ｇ（Ｘ）で除算して、その
剰余Ｒ（Ｘ）をＲ（Ｘ）レジスタに格納する段階、 Ｒ（Ｘ）レジスタの内容をｎ段シフトレジスタの中で上
記ｎ−ｉレジスタに格納されている数値に等しいビット
数上位方向へ巡回シフトし、その結果を生成多項式Ｇ
（Ｘ）で除算し、その剰余をＢ（Ｘ）レジスタに格納す
る段階、 Ｂ（Ｘ）レジスタの内容をｎ段シフトレジスタ内で上記
ｉレジスタに格納されている数値に等しいビット数上位
方向へシフトし、その結果と上記受信語ｒ（Ｘ）との排
他的論理和を生成する段階、 を備えたバースト誤り訂正方法。A burst error occurs in a code word F (X) of an error correction code having a generator polynomial G (X) as a primitive polynomial and a code length n as a period of the generator polynomial G (X).
The received word r (X) is r (X) = F (X) (+) B (X) X i
(Where (+) indicates exclusive OR), the value of i is determined from the lost burst information, the value of i is stored in the i register, and the value of ni is stored in the ni register. , The received word r (X) is divided by the generator polynomial G (X), and the remainder R (X) is stored in the R (X) register. The contents of the R (X) register Is cyclically shifted upward in the n-stage shift register by the number of bits equal to the numerical value stored in the ni register, and the result is generated by the generator polynomial G.
Dividing by (X) and storing the remainder in a B (X) register, and shifting the contents of the B (X) register upward in the n-stage shift register by the number of bits equal to the numerical value stored in the i register. Shifting and generating an exclusive OR of the result and the received word r (X).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8412389A JP2805328B2 (en) | 1989-04-04 | 1989-04-04 | Burst error correction method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8412389A JP2805328B2 (en) | 1989-04-04 | 1989-04-04 | Burst error correction method |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02264523A JPH02264523A (en) | 1990-10-29 |
| JP2805328B2 true JP2805328B2 (en) | 1998-09-30 |
Family
ID=13821741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8412389A Expired - Fee Related JP2805328B2 (en) | 1989-04-04 | 1989-04-04 | Burst error correction method |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2805328B2 (en) |
-
1989
- 1989-04-04 JP JP8412389A patent/JP2805328B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02264523A (en) | 1990-10-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR930001071B1 (en) | Error correction circuit | |
| KR930008683B1 (en) | Reed solomon error correction code encoder | |
| JP3232602B2 (en) | Euclidean circuit | |
| JPS63193723A (en) | Decoding method for reed-solomon code | |
| JP3281868B2 (en) | Viterbi decoding method | |
| EP0101218A2 (en) | Methods of correcting errors in binary data | |
| JPH0728227B2 (en) | Decoding device for BCH code | |
| JPS632370B2 (en) | ||
| US7124351B2 (en) | Software instructions utilizing a hardwired circuit | |
| JP3279624B2 (en) | 1-bit error correction circuit based on CRC operation | |
| JP2805328B2 (en) | Burst error correction method | |
| US4298981A (en) | Decoding shortened cyclic block codes | |
| US7225386B2 (en) | High-efficiency error detection and/or correction code | |
| JP2694794B2 (en) | Error correction processing method | |
| KR100308025B1 (en) | method for multiplication/division in communication system | |
| JPH10215187A (en) | Error detection encoding and decoding device and method | |
| JP2600130B2 (en) | Error correction circuit | |
| JP2649059B2 (en) | Decoding device for superposition code | |
| JP2605269B2 (en) | Error correction method | |
| JP3595271B2 (en) | Error correction decoding method and apparatus | |
| KR0155762B1 (en) | Reed-solomon decoder enable to correct error | |
| JP3449339B2 (en) | Decoding device and decoding method | |
| JP2553571B2 (en) | Galois field arithmetic unit | |
| JP2797569B2 (en) | Euclidean circuit | |
| JPH09162753A (en) | Decoding system for code word |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080724 Year of fee payment: 10 |
|
| LAPS | Cancellation because of no payment of annual fees |