JP2797569B2 - Euclidean mutual division circuit - Google Patents

Euclidean mutual division circuit

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JP2797569B2 JP33588389A JP33588389A JP2797569B2 JP 2797569 B2 JP2797569 B2 JP 2797569B2 JP 33588389 A JP33588389 A JP 33588389A JP 33588389 A JP33588389 A JP 33588389A JP 2797569 B2 JP2797569 B2 JP 2797569B2
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雅之 服部
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ソニー株式会社
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【発明の詳細な説明】 以下の順序で本発明を説明する。 In DETAILED DESCRIPTION OF THE INVENTION The following sequence describes the present invention.

A 産業上の利用分野 B 発明の概要 C 従来の技術 C 1誤り訂正符号のエンコーダの説明 C 2誤り訂正符号のデコーダの全体構成の説明(第9 Description of the overall configuration of summary C ART C 1 error correction code description C 2 error correction code decoder encoder FIELD B invention on A industry (9
図) C 3ユークリッドの互除法を用いた従来の誤り位置多項式の導出回路の説明(第10図、第11図) C 4従来の改善された誤り位置多項式の導出回路の説明(第12図、第13図) D 発明が解決しようとする課題 E 課題を解決するための手段 F 作用 G 実施例 G 1一実施例で使用する互除ユニットの説明(第14図〜 Figure) Description of derivation circuit of a conventional error locator polynomial using the C 3 Euclidean (FIG. 10, FIG. 11) C 4 describes the derivation circuit of the conventional improved error location polynomial (Figure 12, description of mutual division unit used in the device F acting G example G 1 an embodiment for solving the problems E challenges Figure 13) D invention is to provide (Fig. 14-
第18図) G 2一実施例の誤り位置多項式の導出回路の説明(第1 Description of derivation circuit of the error locator polynomial of FIG. 18) G 2 an embodiment (first
図、第2図) G 3互除ユニットのより具体的な構成の説明(第3図、 Figure, Fig. 2) G 3 more descriptive of a specific configuration of mutual division unit (Figure 3,
第4図) G 4互除ユニットの他の例の説明(第5図〜第8図) H 発明の効果 A 産業上の利用分野 本発明は、例えば誤り訂正符号のデコーダに適用して好適なユークリッドの互除回路に関する。 Figure 4) G 4 Description of another example of the mutual division unit (FIG. 5-FIG. 8) H FIELD The present invention on the effect A industrial invention, for example, suitable Euclidean applied to the decoder of an error correction code of about mutual division circuit.

B 発明の概要 本発明は、例えば誤り訂正符号のデコーダに適用して好適なユークリッドの互除回路に関し、第1の入力多項式を因子に含む多項式を第2の入力多項式で除したときの商及び剰余を求めると共にその商及び第3の入力多項式よりそれまでの全体の商を求め、その剰余、それら第1の入力多項式又は第2の入力多項式及びその全体の商を夫々第1の出力多項式、第2の出力多項式及び第3の出力多項式となす1個又は縦続接続された複数個の互除ユニットと、一方の入力ポートにそれら第1、第2及び第3の入力多項式の夫々の初期多項式が供給され出力データがその1個の互除ユニット又はそれら複数個の内の先頭の互除ユニットに供給されるデータ選択手段と、その1個の互除ユニットの出力データ又はそれら複数個の内の Quotient and remainder when Summary of the Invention B invention, for example, relates to mutual division circuit suitable Euclidean applied to the decoder of an error correction code, where the polynomial comprising a first input polynomial factors by dividing the second input polynomial the calculated overall quotient so far from the quotient and the third input polynomial with finding, the remainder, their first input polynomial or second input polynomial and respective first output polynomial overall quotient thereof, the and second output polynomial and the third one output polynomials and eggplant or cascaded plurality of mutual division unit, first those at one input port, the initial polynomials of each of the second and third input polynomial supply and data selection means is output data is supplied to the beginning of the mutual division unit among the one mutual division units or a plurality thereof thereof, of the output data or a plurality thereof one mutual division unit that 端の互除ユニットの出力データをそのデータ選択手段の他方の入力ポートに供給する帰還手段とを有し、 The output data of the mutual division unit end and a other feedback means for supplying to an input port of the data selection means,
それら1個又は縦続接続された複数個の互除ユニットを夫々複数回使用することにより、互除ユニットの数を減らして回路規模を小型化できる様にしたものである。 By their use one or cascaded plurality of mutual division units respectively several times, in which the manner can be miniaturized circuit scale by reducing the number of mutual division unit.

C 従来の技術 C 1誤り訂正符号のエンコーダの説明 音声信号や映像信号等をデジタル信号の形式で記録再生するデジタル処理技術が広く普及しつつある。 Digital processing techniques for recording and reproducing described audio signal and the video signal of C encoder of the prior art C 1 error correction code, etc. in the form of digital signals are becoming widespread. このデジタル信号処理技術における重要な技術は誤り訂正符号の符号化及び復号化の技術である。 The key technologies in the digital signal processing technique is a technique of encoding and decoding of error correction codes. 誤り訂正符号には広義のBCH符号、Goppa符号等があり本発明はこれらの誤り訂正符号にも適用できるものであるが、本明細書においてはBCH符号の特別な場合であるReed−Solomon符号のみを扱う。 Broad BCH code for error correcting code, but there are Goppa code, etc. The present invention is also applicable to these error correction code, Reed-Solomon code only in the present specification is a special case of BCH codes the handle.

Reed−Solomon符号では有限体GF(2 m )(mは1以上の整数)の元を各シンボルに対応させている。 Finite field GF (2 m) is a Reed-Solomon code (m is an integer of 1 or more) are made to correspond to the original in each symbol. また、その有限体GF(2 m )の既約生成多項式をG(X)としてG Also, G irreducible generator polynomial of the finite field GF (2 m) as G (X)
(X)=0の根をαとすると、その有限体GF(2 m )の各元即ち各シンボルはαのべき乗で表現することができる。 If the roots of (X) = 0 and alpha, the former i.e. each symbol of the finite field GF (2 m) can be expressed by a power of alpha. 更に、このαのべき乗α (iは整数)はベクトル表現ではmビットの2進数で表現することができ、デジタル信号処理においてはこのベクトル表現が便利である。 Furthermore, (i is an integer) power alpha i of the alpha can be represented by a binary number of m bits is a vector representation, the vector representation is useful in digital signal processing.

Reed−Solomon符号の符号化を行なうには先ず上述のαを用いて次の様なパリティ・チェック・マトリックスHを定義する。 To perform encoding of a Reed-Solomon Code first defines the parity check matrix H, such as follows using the above-mentioned alpha.

この場合、nは符号長、tは訂正可能なシンボルの数を示し、原情報を(n−2t)個のシンボルu 0 In this case, n represents code length, t is the number of correctable symbols, the original information (n-2t) symbols u 0 ~
u n-2t-1 、パリティ情報を2t個のシンボルp 0 〜p 2t-1で表現すると、送信符号語fは次の様にn個のシンボルを要素とするベクトルで表現できる。 u n-2t-1, the parity information is expressed by 2t symbols p 0 ~p 2t-1, transmission codeword f can be expressed by the vector with the n symbols as follows element. 尚、〔‥‥〕 は転置行列を示す。 Incidentally, showing the [‥‥] t is the transposed matrix.

f=〔p 0 p 1 ‥‥p 2t-1 u 0 u 1 ‥‥u n-2t-1 ‥‥(2A) そして、エンコーダは Hf=0 ‥‥(3) が成立するする様にパリティ情報のシンボル数p 0 〜p f = [p 0 p 1 ‥‥ p 2t- 1 u 0 u 1 ‥‥ u n-2t-1 ] t ‥‥ (2A) Then, the encoder so as to Hf = 0 ‥‥ (3) is satisfied the number of symbols p 0 of parity information ~p
2t-1を決定する。 To determine the 2t-1. また、送信符号語fを多項式表現でf In addition, f the transmission codeword f by a polynomial expression
(X)とすると、 f(X)=p 0 +p 1 X+‥‥+p 2t-1 X 2t-1 +u 0 X 2t +‥‥+u n-2t-1 X n-1 ‥‥(2B) となり、この式(2B)の変数Xにα,α 2 ,‥‥,α 2tを順次代入することにより式(3)は次の様に表現することができる。 When (X), f (X) = p 0 + p 1 X + ‥‥ + p 2t-1 X 2t-1 + u 0 X 2t + ‥‥ + u n-2t-1 X n-1 ‥‥ (2B) , and the alpha to variable X in the formula (2B), α 2, ‥‥ , equation (3) by sequentially substituting the alpha 2t can be expressed as follows.

f(α)=0,f(α )=0,‥‥,f(α 2t )=0 ‥‥(4) C 2誤り訂正符号のデコーダの全体構成の説明(第9 f (α) = 0, f (α 2) = 0, ‥‥, f (α 2t) = 0 ‥‥ (4) Description of the overall structure of the C 2 error correction code decoder (9
図) 送信符号語fに対して伝送誤りをeをすると、受信符号語rはベクトル表現では r=f+e ‥‥(5A) となり、この式(5A)を多項式表現すると r(X)=f(X)+e(X) =r 0 +r 1 X+‥‥+r n-1 X n-1 ‥‥(5B) となる。 Figure) when the transmission errors to the transmitting codewords f to e, received codeword r is r = f + e ‥‥ (5A) next to the vector representation, the polynomial representation of the expression (5A) r (X) = f ( X) + e (X) = r 0 + r 1 X + ‥‥ + r n-1 X n-1 ‥‥ become (5B). Reed−Solomon符号では、符号長をn、パリティ情報のシンボルの数を2tとすると、伝送誤りeの中の0以外の誤りシンボルの数がt個以下の場合に誤り訂正を行なうことができる。 The Reed-Solomon code, code length n, the number of symbols of the parity information and 2t, can perform error correction if the number is t or fewer non-zero error symbols in the transmission error e.

第9図は誤り訂正符号のデコーダの全体構成を示し、 Figure 9 shows the overall configuration of a decoder of an error correction code,
この第9図において、(1)はシンドローム発生回路であり、このシンドローム発生回路(1)は式(1)のパリティ・チェック・マトリックスHと受信符号後rとを乗算するこによりシンドロームSを生成する。 In the FIG. 9, (1) is a syndrome generating circuit, generating a syndrome S by this the syndrome generating circuit (1) is for multiplying the received code after r and a parity check matrix H of Equation (1) to. このシンドロームSはベクトル表現では S=〔S 1 S 2 ‥‥S 2t ‥‥(6A) となり、多項式表現では S(X)=S 1 +S 2 X+S 3 X 2 +‥‥+S 2t X 2t-1 ‥‥(6B) となる。 The syndrome S is a vector representation S = [S 1 S 2 ‥‥ S 2t] t ‥‥ (6A) becomes, S (X) is a polynomial representation = S 1 + S 2 X + S 3 X 2 + ‥‥ + S 2t X 2t -1 a ‥‥ (6B). そして、S=Hrを各要素を用いて表現すると次の様になる。 Then, when expressed by using the elements of the S = Hr made in the following manner.

この式(7A)をまとめると、 To summarize this equation (7A), となるが、伝送誤りeの多項式表現をe(X)=e 0 X+e Become, but the polynomial representation of the transmission error e e (X) = e 0 X + e
1 X 2 +‥‥+e n-1 X n-1として、式(4)のエンコーダにおける条件を用いると、式(7B)は次の様に表現することができる。 As 1 X 2 + ‥‥ + e n -1 X n-1, the use of conditions in the encoder of the formula (4), formula (7B) can be expressed as follows.

S j =e(α )(i=1,2,‥‥2t) ‥‥(7c) 第9図において、(2)は誤り位置多項式の導出回路を示し、この誤り位置多項式の導出回路(2)はそのシンドローム多項式S(X)(実際にはS(X)の各係数)より誤り位置多項式σ(X)の各係数及び誤り評価多項式ω(X)の各係数を計算して、これら各係数を誤り位置の検出回路(3)及び誤りパターンの算出回路(4)に供給する。 S j = e (α j) (i = 1,2, ‥‥ 2t) in ‥‥ (7c) FIG. 9, (2) shows the derivation circuit of the error position polynomial derivation circuit of the error location polynomial ( 2) its syndrome polynomial S (X) (actually S (X) to calculate the coefficients of each coefficient and the error evaluation polynomial omega (X) of the error position polynomial sigma (X) from the coefficients) of these supplied to the calculation circuit (4) of the detection circuit (3) and an error pattern of the coefficients error position.

この場合、受信符号語rの先頭からj番目の位置に誤りが生じたときに(即ちe j ≠0のときに)、α を誤り位置と呼ぶことにする。 In this case, when an error occurs in the j-th position from the head of the received code word r (ie if e j ≠ 0), the alpha j is referred to as an error position. そして、伝送誤りeの非零の要素の数をν個(ν≦t)として、これらν個の非零の要素(誤りシンボル)の誤り位置をX i 、誤りパターンをY i Then, the number of non-zero elements of the transmission error e as [nu number ([nu ≦ t), the error position X i of [nu number of non-zero elements (error symbols), the error pattern Y i
(i=1,2,‥‥ν)とすると、ν個の誤りシンボルは夫々(X i ,Y i )によって表現されると共に、式(7C)を次の様に表現することができる。 (I = 1,2, ‥‥ ν) When, [nu number of error symbols respectively (X i, Y i) with is expressed by, can be expressed wherein the (7C) as follows.

式(7D)は2t個の方程式を示し、未知数は(X i ,Y i Equation (7D) show the 2t number of equations, unknowns (X i, Y i)
の2ν個(2ν≦2t)であるからこれら未知数(X i , Of 2v pieces (2v ≦ 2t) at which because these unknown quantities (X i,
Y i )は一意的に求めることができる。 Y i) can be uniquely determined. しかしながら、式(7D)を充足する未知数(X i ,Y i )(i=1,2,‥‥, However, unknown to satisfy the equation (7D) (X i, Y i) (i = 1,2, ‥‥,
ν)を容易に求めるために、次の様に誤り位置多項式σ To determine the [nu) easily, as follows error position polynomial σ
(X)及び誤り評価多項式ω(X)を導入する。 (X) and the introduction of the error evaluator polynomial ω (X).

ω(X)=S(X)・σ(X)(modX 2t )‥‥(9) 式(8)よりσ(X i -1 )=0(i=1,2,‥‥,ν)が成立するので、この誤り位置多項式σ(X)の係数σ ω (X) = S (X ) · σ (X) (modX 2t) ‥‥ (9) σ from equation (8) (X i -1) = 0 (i = 1,2, ‥‥, ν) is since established, the coefficient of the error locator polynomial σ (X) σ i
が求められれば、α -j (j=0,1,‥‥n−1)を順次σ As long demanded, α -j (j = 0,1, ‥‥ n-1) sequentially σ
(X)に代入してσ(α -j )=0となるときのα -jを全数サーチすることにより、誤り位置X i (i=1,2,‥‥, By all search for alpha -j when substituted into (X) becomes σ (α -j) = 0, the error position X i (i = 1,2, ‥‥ ,
ν)を検出することができる。 It can be detected [nu).

一方、誤り位置X iに対する誤りパターンをY iとすると、誤り評価多項式ω(X)を用いて誤りパターンY iは次の様に算出できることが知られている。 On the other hand, when the error pattern for error position X i and Y i, the error pattern Y i by using the error evaluation polynomial omega (X) is known to be calculated as follows.

後述の如く、誤り位置多項式σ(X)及び誤り評価多項式ω(X)はユークリッドの互除法によってシンドローム多項式S(X)より導出することができる。 As described later, the error position polynomial sigma (X) and error evaluation polynomial omega (X) may be derived from the syndrome polynomial S (X) by the Euclidean mutual division. そして、第9図における誤り位置の検出回路(3)は誤り位置多項式σ(X)より誤り位置X iを検出し、その誤り位置の所でハイレベル“1"となるデジタル信号を生成してアンドゲート群(5)の夫々の一方の入力端子に供給する。 The detection circuit (3) of the error position in FIG. 9 detects the error position X i from the error position polynomial sigma (X), and generates a digital signal which becomes high level "1" at the error position supplied to each one input terminal of the aND gate group (5). また、誤りパターンの算出回路(4)が式(10)を用いて算出した誤りパターンY iのベクトル表現であるm Further, m calculation circuit of the error pattern (4) is a vector representation of the error pattern Y i calculated using equation (10)
ビットの2進数を夫々の誤り位置の所でアンドゲート群(5)の夫々の他方の入力端子に供給すると、アンドゲート群(5)からは伝送誤り多項式e(X)の各係数のベクトル表現が時系列的に生成される。 Is supplied to the other input terminal of each of the binary number respectively place the AND gate group error bit position (5), the vector representation of each coefficient of transmission error polynomial e (X) from the AND gate group (5) There is a time series generated. そして、受信符号語の多項式r(X)の各係数を遅延回路(7)にて所定時間だけ遅延させてなる係数のベクトル表現とその伝送誤り多項式e(X)の各係数のベクトル表現とをmod2 Then, a vector representation of each coefficient of the received codeword polynomial r (X) vector representation of coefficients formed by a predetermined time is delayed by the coefficient a delay circuit (7) with its transmission error polynomial e (X) mod2
の加算器群(6)で加算することにより、誤りが訂正された送信符号語の多項式f(X)の各係数のベクトル表現が求められる。 By adding in the adder group (6), the vector representation of each coefficient of the transmission codeword polynomial f an error is corrected (X) is obtained. これはmod2では加算と減算とは同一の演算であることを利用している。 This utilizes the fact the addition and subtraction in mod2 the same operation.

C 3ユークリッドの互除法を用いた従来の誤り位置多項式の導出回路の説明(第10図、第11図) 2つの多項式r -1 (X),r 0 (X)が与えられ、deg Description of derivation circuit of a conventional error locator polynomial using the C 3 Euclidean (FIG. 10, FIG. 11) two polynomials r -1 (X), r 0 (X) is given, deg
(次数)r 0 ≦deg r -1であるとすれば、ユークリッドの互除法では次の様な除算を繰返し実行する。 (Degree) if it is r 0 ≦ deg r -1, repeatedly executes the following such division in Euclidean algorithm.

そして、最後に割り切れた非零のr j (X)がr And, of non-zero, which divisible last r j (X) is r
-1 (X)とr 0 (X)との最大公約多項式(Greatest Com Greatest common polynomial of -1 and (X) r 0 and (X) (Greatest Com
mon Devisor:GCD)になる。 mon Devisor: become GCD).

また、このユークリッドの互除法に基づいて次の定理が導かれる。 Additionally, the following theorem is derived based on the Euclidean algorithm. 即ち、2つの多項式r -1 (X),r 0 (X)が与えられ、deg r 0 ≦deg r -1且つGCDがh(X)であるとすると、 U(X)・r -1 (X)+V(X)・r 0 (X)=h That is, two polynomials r -1 (X), r 0 (X) is given, deg r 0 ≦ deg When r -1 and GCD is assumed to be h (X), U (X ) · r -1 ( X) + V (X) · r 0 (X) = h
(X) ‥‥(12) を充足するU(X),V(X)が存在し、degU,degVは共にdeg r -1より小さい。 (X) ‥‥ (12) U (X) that satisfies, there V (X) is, degU, DegV both smaller deg r -1. U(X)及びV(X)を求めるには U -1 (X)=0,U 0 (X)=1 ‥‥(13A) V -1 (X)=1,V 0 (X)=0 ‥‥(13B) と定義して、式(11A)〜(11Z)に現われる商q i (i= U (X) and V to determine the (X) U -1 (X) = 0, U 0 (X) = 1 ‥‥ (13A) V -1 (X) = 1, V 0 (X) = 0 ‥‥ defined as (13B), the quotient q i which appear in equation (11A) ~ (11Z) ( i =
1,2,‥‥,j+1)を用いて次の式よりU i (X),V 1,2, ‥‥, j + 1) using the following equation from the U i (X), V
i (X)を計算する。 i (X) is calculated.

U i (X)=q i (X)・U i-1 (X)+U i-2 (X) ‥‥(14A) V i (X)=q i (X)・V i-1 (X)+V i-2 (X) ‥‥(14B) この場合、(−1) j+1 V j (X)がU(X)となり、 (−1) j U j (X)がV(X)となる。 U i (X) = q i (X) · U i-1 (X) + U i-2 (X) ‥‥ (14A) V i (X) = q i (X) · V i-1 (X) + V i-2 (X) ‥‥ (14B) In this case, (- 1) j + 1 V j (X) is U (X) becomes an (-1) j U j (X ) is V (X) Become.

式(11A)〜(11Z)及び式(14A),(14B)のユークリッドの互除法を適用すると、シンドローム多項式S Equation (11A) ~ (11Z) and the formula (14A), when applying the Euclidean algorithm of (14B), the syndrome polynomial S
(X)(式(6B))より第11図に示すステップ(100) (X) (wherein (6B)) than the steps shown in FIG. 11 (100)
〜(105)のアルゴリズムによって誤り位置多項式σ Error position polynomial σ by the algorithm to (105)
(X)、誤り評価多項式ω(X)が求められることが知られている。 (X), it is known that the error evaluator polynomial ω (X) is obtained.

ステップ(100) 誤り訂正できるシンボルの数の上限をtとした場合、 Step (100) if the upper limit of the number of symbols that can be error correction was t,
r -1 (X)及びr 0 (X)を夫々X 2t及びS(X)として、 r -1 (X) and r 0 (X) is respectively as X 2t and S (X),
U -1 (X)及びU 0 (X)を夫々0及び1に設定する。 U -1 to (X) and U 0 (X) is set to respectively 0 and 1.

ステップ(101) ステップ数iを1に設定する。 Step (101) to set the step number i to 1.

ステップ(102) r i-2 (X)をr i-1 (X)で除した商をq i (X)として、式(11Y)でjをiに置換えた式及び式(14A)より Step a (102) r i-2 ( X) the quotient obtained by dividing the r i-1 (X) as q i (X), than replacing the j in equation (11Y) to i Formula and Formula (14A)
r i (X)及びU i (X)を算出する。 calculating a r i (X) and U i (X). 即ち、 r i (X)=r i-2 (X)−q i (X)r i-1 (X) ‥‥(15A) U i (X)=U i-2 (X)−q i (X)U i-1 (X) ‥‥(15B) ステップ(103) r i (X)の次数が(t−1)次以下になったかどうかを調べる。 That, r i (X) = r i-2 (X) -q i (X) r i-1 (X) ‥‥ (15A) U i (X) = U i-2 (X) -q i ( X) U i-1 (X ) degree of ‥‥ (15B) step (103) r i (X) is (t-1) determine what happened to the next below. deg r i (X)≦t−1のときにはステップ(105)に移り、deg r i (X)>t−1のときにはステップ(104)に移る。 deg when the r i (X) ≦ t- 1 moves to step (105), when the deg r i (X)> t -1 proceeds to step (104).

ステップ(104) ステップ数iを1だけ増分してステップ(102)に戻る。 Step (104) the number of steps i by incrementing by 1 the flow returns to step (102).

ステップ(105) U i (X)のδ倍が誤り位置多項式σ(X)となり、r i Step (105) U i (X) of δ times the error position polynomial sigma (X) becomes, r i
(X)の(−1) δ倍が誤り評価多項式ω(X)となる。 Of (X) (-1) i δ times becomes the error evaluator polynomial ω (X).

δはσ (式(8)の0次の係数)を1とするための定数であり、実際の計算ではσ(X i )=0となるX iのみが問題となるためδ=1とすることができる。 [delta] is a constant for the 1 sigma 0 (0-order coefficients of formula (8)), in the actual calculation sigma (X i) = 0 and becomes only X i is the [delta] = 1 for a problem can do. また、有限体GF(2 m )上では加算と減算とは同一であるため、 Moreover, since the addition and subtraction on the finite field GF (2 m) is the same,
(−1) も1とすることができる。 (-1) i also can be 1.

第10図は第11図のアルゴリズムを実行するための仮想的な回路(従来の誤り位置多項式の導出回路(2)の具体的な構成)を示し、この第10図において、(8A)〜 FIG. 10 shows a virtual circuit (specific structure of derivation circuit of a conventional error locator polynomial (2)) for performing the algorithm of FIG. 11, in this FIG. 10, (8A) ~
(8Z)は夫々全体として同一構成の互除ユニット、(9 (8Z) are mutual division units having the same structure as a whole respectively, (9
A)〜(9Z)は夫々第11図のステップ(102)におけるq i A) ~ (9Z) is q in step each FIG. 11 (102) i
(X)及びr i (X)を計算する主計算ユニット、(10 (X) and the main calculation unit for calculating a r i (X), (10
A)〜(10Z)は夫々U i (X)を計算する副計算ユニットである。 A) ~ (10Z) is a by-calculating unit for calculating a respective U i (X). また、先頭の互除ユニット(8A)に関数r In addition, the function r at the beginning of the mutual division unit (8A)
i (X),U i (X)の初期値r -1 (X)=X 2t ,r 0 (X)= i (X), the initial value r -1 (X) = X 2t of U i (X), r 0 (X) =
S(X),U -1 (X),U 0 (X)を供給すると、これらの関数は互除ユニットを1つ通過する毎に次第に(r S (X), U -1 ( X), is supplied U 0 to (X), these functions progressively for each passing one mutual division unit (r
0 (X),r 1 (X),U 0 (X),U 1 (X)),(r 1 (X),r 0 (X), r 1 ( X), U 0 (X), U 1 (X)), (r 1 (X), r
2 (X),U 1 (X),U 2 (X)),‥‥と変化して、後端の互除ユニット(8Z)からω(X)及びσ(X)が出力される。 2 (X), U 1 ( X), U 2 (X)), and changes ‥‥, omega from mutual division unit of the rear end (8Z) (X) and sigma (X) is output.

この様にユークリッドの互除法を用いると、同一構成の互除ユニット(8A)〜(8Z)を縦続接続することによりシストリック構造(Ssystolic−array architectur If such a use of Euclidean algorithm, systolic structure by cascading mutual division unit having the same configuration (8A) ~ (8Z) (Ssystolic-array architectur
e)を採ることができる利益かある。 There are a benefit that can take e). しかしながら、主計算ユニット(9A)〜(9Z)において多項式r However, the polynomial r in the main calculation unit (9A) ~ (9Z)
i-2 (X),r i-1 (X)間の除算を如何にして実現するかが課題となる。 i-2 (X), or realized in how the r i-1 (X) division between becomes a problem.

C 4従来の改善された誤り位置多項式の導出回路の説明(第12図、第13図) 上述の多項式間の除算を分割してそれら多項式の係数間の除算に帰着せしめたのがこの従来の改善されたユークリッドの互除法によるアルゴリズムであり、このアルゴリズムはIEEE Trans.on Computers,Vol.C−34,No.5,M C 4 Description derivation circuit of a conventional improved error location polynomial (Figure 12, Figure 13) was allowed to result in the division between the coefficient thereof polynomial by dividing the division between the aforementioned polynomial of this prior an improved algorithm of Euclidean algorithm, the algorithm IEEE Trans.on Computers, Vol.C-34, No.5, M
ay 1985,pp,393−403において提案されたものである。 ay 1985, pp, was proposed in 393-403.
この改善されたアルゴリズムは基本的には式(12)の定理を発展させて、i番目の繰返し手順において γ (X)・X 2t +λ (X)・S(X)=R i (X) ‥‥(16) を充足する様な多項式R i (X),γ (X),λ This improved algorithm basically developed a theorem of formula (12), i-th in the iterative procedure γ i (X) · X 2t + λ i (X) · S (X) = R i (X ) ‥‥ (16) sufficiency to such polynomial R i a (X), γ i (X ), λ
(X)を順に算出して行くものである。 i (X) is one in which we calculated in the order. そして、剰余 Then, the remainder
R i (X)の次数がt次未満になったときにアルゴリズムを停止するものである。 The degree of R i (X) is intended to stop the algorithm when it is less than t follows. このアルゴリズムを第13図のステップ(106)〜(114)に示す。 It shows this algorithm to step 13 Figure (106) - (114).

ステップ(106) 誤り訂正できるシンボルの数の上限をtとすると、初期設定としてR 0 (X),Q 0 (X),λ (X),μ Step (106) the maximum number of symbols that can be error correction and t, R 0 as the initial setting (X), Q 0 (X ), λ 0 (X), μ
(X),γ (X)及びλ (X)を夫々X 2t 、S 0 (X), γ 0 ( X) and λ 0 (X), respectively X 2t, S
(X),0,1,1及び0に設定する。 (X), set to 0,1,1 and 0.

ステップ(107) ステップiを1に設定する。 Step (107) to set the step i to 1.

ステップ(108) R i-1 (X)の次数とQ i-1 (X)の次数との差l i-1を求め、R i-1 (X)及びQ i-1 (X)の最高次の係数を夫々a Step (108) obtains a difference between l i-1 of the order of the order of R i-1 (X) and Q i-1 (X), the best R i-1 (X) and Q i-1 (X) husband the next coefficient people a
i-1及びb i-1とする。 and i-1 and b i-1.

ステップ(109) 次数の差l i-1の正負によって、l i-1 ≧0であればステップ(110)を経てステップ(112)に進み、l i-1 <0であればステップ(111)を経てステップ(112)に進む。 Step (109) the difference l i-1 of the positive and negative orders, l i-1 if ≧ 0 the process proceeds to step (112) through step (110), l i-1 if <0 Step (111) through the process proceeds to step (112).

ステップ(110)(ノーマルモード) l i-1 ≧0即ちR i-1 (X)の次通Q i-1 (X)の次数以上の場合の動作であり、以下の式によってR i (X),λ Step (110) is the next number or more in the case the operation of the next communication Q i-1 (X) (normal mode) l i-1 ≧ 0 That R i-1 (X), R i (X by the formula ), λ i
(X),γ (X)を計算する。 (X), calculates the γ i (X).

R i (X)=R i-1 (X)+(a i-1 /b i-1 )Q i-1 (X)・X li-1 ‥‥(17A) λ (X)=λ i-1 (X)+(a i-1 /b i-1 )μ i-1 (X)・X li-1 ‥‥(17B) γ (X)=γ i-1 (X)+(a i-1 /b i-1 )λ i-1 (X)・X li-1 ‥‥(17B) また、Q i (X)=Q i-1 (X),μ (X)=μ R i (X) = R i -1 (X) + (a i-1 / b i-1) Q i-1 (X) · X li-1 ‥‥ (17A) λ i (X) = λ i -1 (X) + (a i -1 / b i-1) μ i-1 (X) · X li-1 ‥‥ (17B) γ i (X) = γ i-1 (X) + (a i-1 / b i-1 ) λ i-1 (X) · X li-1 ‥‥ (17B) In addition, Q i (X) = Q i-1 (X), μ i (X) = μ
i-1 (X),η (X)=η i-1 (X)とする。 i-1 (X), and η i (X) = η i -1 (X). これは除算R i-1 (X)/Q i-1 (X)を最高次の係数同士の除算a This division R i-1 (X) / Q i-1 (X) the leading coefficient division a between
i-1 /b i-1で置換えられたものである。 It is those that are replaced with i-1 / b i-1 .

ステップ(111)(クロスモード) l i-1 <0即ちR i-1 (X)の次数がQ i-1 (X)の次数より小さい場合の動作であり、以下の式によってR Step (111) is an operation of when the order of (cross mode) l i-1 <0 That R i-1 (X) is smaller than the degree of Q i-1 (X), R by the following equation
i (X),λ (X),γ (X)を計算する。 i (X), λ i ( X), to calculate the γ i (X).

R i (X)=Q i-1 (X)+(b i-1 /a i-1 )R i-1 (X)・X -li-1 ‥‥(18A) λ (X)=μ i-1 (X)+(b i-1 /a i-1 )λ i-1 (X)・X -li-1 ‥‥(18B) γ (X)=η i-1 (X)+(b i-1 /a i-1 )γ i-1・X -li-1 ‥‥(18C) また、Q i (X)=R i-1 (X),μ (X)=λ R i (X) = Q i -1 (X) + (b i-1 / a i-1) R i-1 (X) · X -li-1 ‥‥ (18A) λ i (X) = μ i-1 (X) + ( b i-1 / a i-1) λ i-1 (X) · X -li-1 ‥‥ (18B) γ i (X) = η i-1 (X) + (b i-1 / a i -1) γ i-1 · X -li-1 ‥‥ (18C) also, Q i (X) = R i-1 (X), μ i (X) = λ
i-1 (X),η (X)=γ i-1 (X)とする。 i-1 (X), and η i (X) = γ i -1 (X). これはR This is R
i-1 (X)とQ i-1 (X)とを入替えたことに相当する。 i-1 (X) and corresponding to Q i-1 (X) and that interchanged.

ステップ(112) 式(16)における剰余R i (X)の次数がt次より小さくなったかどうかを調べ、R i (X)の次数がt次より小さくなったときはステップ(114)に進みt次以上であればステップ(113)へ進む。 Step (112) to determine whether the order of the remainder R i (X) in the equation (16) is smaller than t following, when the order of R i (X) is smaller than t next proceeds to step (114) if t following more advances to step (113).

ステップ(113) ステップ数をiを1だけ増分してステップ(108)へ戻る。 Step (113) the number of steps i by incrementing by one the process returns to step (108).

ステップ(114) 最終処理としてλ (X)及びR i (X)を夫々誤り位置多項式σ(X)及び誤り評価多項式ω(X)となす。 Eggplant and step (114) final processing the lambda i (X) and R i (X) respectively error position polynomial sigma (X) and error evaluation polynomial omega (X).
この場合iは2tとなっている。 In this case i has become a 2t. 第12図は第13図のアルゴリズムを実行するための従来の改善された誤り位置多項式の導出回路(2)の具体的な構成を示し、この第12図において、(11A)〜(11D)は夫々全体として同一構成の互除ユニットである。 FIG. 12 shows a specific configuration of the derivation circuit of a conventional improved error position polynomial for executing the algorithm of FIG. 13 (2), in the Figure 12, (11A) ~ (11D) is a mutual division unit having the same configuration as a whole, respectively. 例えば先頭の互除ユニット(11 For example, the head of the mutual division unit (11
A)において、(12A)及び(13A)は1対のスイッチ回路、(14A)及び(15A)は他の1対のスイッチ回路を示し、これらスイッチ回路(12A)〜(15A)の入力ポートに夫々R 0 (X),Q 0 (X),λ (X)及びμ (X) In A), the input port of the (12A) and (13A) is a pair of switching circuits, (14A) and (15A) shows the switch circuit of the other pair, these switch circuits (12A) ~ (15A) each R 0 (X), Q 0 (X), λ 0 (X) and μ 0 (X)
の係数を供給する。 Supplying a coefficient of. deg R 0 (X)−deg Q 0 (X)=l 0が0又は正の場合にはスイッチ回路(12A)〜(15A)は夫々入力ポートに供給される係数をそのまま出力ポート側へ伝える。 deg if R 0 (X) -deg Q 0 (X) = l 0 is 0 or positive switching circuit (12A) ~ (15A) conveys coefficients supplied to each input port directly to the output port side. 一方、l 0が負の場合には、スイッチ回路(12 On the other hand, when l 0 is negative, the switch circuit (12
A)と(13A)とは交差する如く動作すると共に、スイッチ回路(14A)と(15A)とは交差する如く動作する。 Together operate as intersecting A) and (13A), operating as cross switch circuit and (14A) and (15A).

スイッチ回路(12A)の出力ポートに現われる係数を除算器(19A)の被除数入力ポート及び加算器(20A)の一方の入力ポートに供給し、スイッチ回路(13A)の出力ポートに現われる係数を除算器(19A)の除数入力ポート及び乗算器(23A)の一方の入力ポートに供給し、 Supplying a coefficient at the output port of the switch circuit (12A) to one input port of the dividend input port and the adder divider (19A) (20A), the divider coefficients at the output port of the switch circuit (13A) is supplied to one input port of the divisor input port and multiplier (19A) (23A),
除算器(19A)で最初に得られた商をデータ保持用のレジスタ(22A)を介して乗算器(23A)の他方の入力ポートに供給し、この乗算器(23A)の出力を加算器(20A) Divider initially obtained quotient (19A) via a register (22A) for storing data supplied to the other input port of the multiplier (23A), the adder output of the multiplier (23A) ( 20A)
の他方の入力ポートに供給する。 It is supplied to the other input port of. また、スイッチ路(14 In addition, the switch circuit (14
A)及び(15A)の出力ポートに現われる係数を夫々加算器(21A)の一方の入力ポート及び乗算器(24A)の一方の入力ポートに供給し、レジスタ(22A)に保持されている係数を乗算器(24A)の他方の入力ポートに供給し、この乗算器(24A)の出力を加算器(21A)の他方の入力ポートに供給する。 It is supplied to one input port of A) and one input port and multiplier (coefficient respectively adder at the output port of 15A) (21A) (24A), the coefficients stored in the register (22A) It is supplied to the other input port of the multiplier (24A), and supplies the output of the multiplier (24A) to the other input port of the adder (21A).

尚、本例の加算器、乗算器、除算器は全て有限体GF Note that the present embodiment of adders, multipliers, all divider finite field GF
(2 m )の元同士の演算を行なうものである。 And it performs calculation of the original between the (2 m).

また、(16A〜18A)は夫々D型フリップフロップより成る遅延レジスタを示し、入力される係数の最高次の係数との同期を採るためのスタートフラグ信号SFをレジスタ(16A)を介して次段の互除ユニット(11B)に供給し、スイッチ回路(13A)及び(15A)の出力ポートに現われる係数を夫々レジスタ(17A)及び(18A)を介して多項式Q 1 (X)及びμ (X)の係数として次段の互除ユニット(11B)に供給し、加算器(20A)及び(21A) Further, through the (16A~18A) register indicates the delay register consisting of each D-type flip-flop, the start flag signal SF for synchronizing with the leading coefficient of the coefficient input (16A) the next stage is supplied to the mutual division unit (11B), the switch circuit (13A) and an output appears at port coefficients respectively register (15A) (17A) and (18A) via a polynomial Q 1 (X) and μ 1 (X) the supply to the next mutual division unit (11B) as a coefficient, an adder (20A) and (21A)
の出力ポートに現われる係数を多項式R 1 (X)及びλ Polynomial coefficients appearing at the output port R 1 (X) and lambda i
(X)の係数として次段の互除ユニット(11B)に供給する。 Supplied to the next stage of the mutual division unit (11B) as a coefficient (X). 他の互除ユニット(11B),(11C),‥‥も入力される多項式R i-1 (X),Q i-1 (X),λ i-1 (X),μ Other mutual division units (11B), (11C), ‥‥ polynomial R i-1 is also input (X), Q i-1 (X), λ i-1 (X), μ
i-1 (X)の係数よりスタートフラグ信号SFに同期して多項式R i (X),Q i (X),λ (X),μ (X)の係数を生成する如くなす。 i-1 in synchronism from the coefficient of (X) to the start flag signal SF polynomial R i (X), Q i (X), λ i (X), formed as to produce a coefficient of mu i (X).

第12図例の回路の具体的な応用例について説明するに、既約生成多項式G(X)がX 4 +X+1の有限体GF 12 to be described concrete applications of the circuit illustrated example, irreducible generator polynomial G (X) is X 4 + X + 1 of the finite field GF
(2 4 )の各元によって各シンボルを表現する。 Representing each symbol by the original (2 4). 即ち、X 4 In other words, X 4
+X+1=0の根をαとすると、各シンボルはαのべき乗で表現できる。 + When the X + 1 = 0 roots and alpha, each symbol can be represented by a power of alpha. また、符号長nを11、訂正可能なシンボルの数をtを2とすると、原情報のシンボル数は7 Also, the code length n 11, when the number of correctable symbols is 2 to t, the number of symbols of the original information 7
個、パリティ情報のシンボル数は2t個(=4個)である。 Number, the number of symbols of the parity information is the 2t (= 4). この場合、原情報のベクトルをmとして、具体的に m=〔α 11 α 10 α α α α α ‥‥(19) とすると、式(3)よりパリティ情報のシンボルp 0 〜p 3 In this case, the vector of the original information as m, specifically when the m = [α 11 α 10 α 9 α 8 α 7 α 6 α 5 ] t ‥‥ (19), symbols of the parity information from the formula (3) p 0 ~p 3
は夫々0,α 12611となり、送信符号後fは次の様になる。 Are each 0, α 12, α 6, next to α 11, the transmission code after the f is in the following manner.

f=〔0α 12 α α 11 α 11 α 10 α α α α α f = [0α 12 α 6 α 11 α 11 α 10 α 9 α 8 α 7 α 6 α 5 ]
‥‥(20) また、伝送誤りのベクトルeを e=〔α α 9 000000000〕 ‥‥(21) とすると、受信符号語r(=f+e)には2個の誤りシンボルが存在する。 t ‥‥ (20) Further, when the vector e of the transmission error and e = [alpha 3 alpha 9 000000000] t ‥‥ (21), the two error symbols exist in the received codeword r (= f + e) . この場合、式(7A)に従ってパリティ・チェック・マトリックスHと受信符号語rとを乗算することにより、シンドローム多項式S(X)は次の如くなり、 S(X)=S 1 +S 2 X+S 3 X 2 S 4 X 3 =α 12 +α 5 X+α 10 X 2 +α 8 X 3 ‥‥(22) 第13図のステップ(106)における各多項式の初期値は次の如くなる。 In this case, by multiplying the parity check matrix H and the received code word r according to equation (7A), the syndrome polynomial S (X) becomes as follows, S (X) = S 1 + S 2 X + S 3 X the initial value of each polynomial in the 2 S 4 X 3 = α 12 + α 5 X + α 10 X 2 + α 8 X 3 ‥‥ (22) FIG. 13 step (106) is as follows.

R 0 (X)=X 4 ,Q 0 (X)=S(X) λ (X)=0,μ (X)=1,σ (X)=1,η R 0 (X) = X 4 , Q 0 (X) = S (X) λ 0 (X) = 0, μ 0 (X) = 1, σ 0 (X) = 1, η
(X)=0 第12図に示す如く、R 0 (X)及びλ (X)の係数を高次(X 4 )の係数から順に互除ユニット(11A)に供給し、Q 0 (X)及びμ (X)の係数を高次(X 3 )の係数から順に互除ユニット(11A)に供給し、最高次の係数の同期させてスタートフラグ信号SFをハイレベル“1"に立上げる。 0 (X) = 0 as shown in FIG. 12, and supplies the coefficients of R 0 (X) and λ 0 (X) in the high-order mutual division unit from the coefficient (X 4) in the order (11A), Q 0 (X ) and mu 0 coefficients (X) is supplied to the high-order (mutual division units from the coefficient of X 3) in order (11A), raises the start flag signal SF to a high level "1" by the leading coefficient synchronization .

(互除ユニット(11A)における動作) この場合、l 0 =deg R 0 (X)−deg Q 0 (X)=4−3 (Mutual division operation in the unit (11A)) In this case, l 0 = deg R 0 ( X) -deg Q 0 (X) = 4-3
=1≧0であるため、スイッチ回数(12A)〜(15A)は夫々供給されて来る係数をそのまま通過させる。 = 1 for ≧ 0, the switch number (12A) ~ (15A) as it is to pass the coefficients coming are respectively supplied. また、 Also,
R 0 (X)及びQ 0 (X)の最高次の係数a 0及びb 0が夫々1 R 0 (X) and Q 0 leading coefficient a 0 and b 0 are respectively 1 (X)
及びα であるため、レジスタ(22A)にはa 0 /b=1/α And for a alpha 8, the register (22A) a 0 / b = 1 / α
=α が設定され、R 1 (X)及びX 1 (X)は夫々次の様になる。 8 = alpha 7 is set, R 1 (X) and X 1 (X) becomes each follows.

R 1 (X)=X 4 +α (α 8 X 3 +α 10 X 2 +α 5 X+α 12 R 1 (X) = X 4 + α 7 (α 8 X 3 + α 10 X 2 + α 5 X + α 12)
・X =α 2 X 3 +α 12 X 2 +α 4 X λ (X)=0+α 7 X=α 7 X また、Q 1 (X)=Q 0 (X),μ (X)=1,γ · X = α 2 X 3 + α 12 X 2 + α 4 X λ 1 (X) = 0 + α 7 X = α 7 X Further, Q 1 (X) = Q 0 (X), μ 1 (X) = 1, γ
(X)=1,η (X)=0である。 1 (X) = 1, a η 1 (X) = 0. 尚、式(17A)及び(17B)におけるX l0即ちXの乗算は、本例では予めQ 0 Incidentally, the multiplication of X l0 i.e. X in the formula (17A) and (17B) in advance Q 0 in the present example
(X)及びμ (X)の係数を1桁高次側へシフトしておくことにより実行していると共にレジスタ(17A)及び(18A)を介することによってそれらQ 0 (X)及びμ (X) and mu 0 their Q 0 by the coefficient of (X) with running by previously shifting one place to the higher-order side via register (17A) and (18A) (X) and mu
(X)の係数を1桁低次側へシフトしている。 The coefficient of 0 (X) are shifted to one order of magnitude lower following side.

(互除ユニット(11B)における動作) l 1 =deg R 1 (X)−deg R 1 (X)=3−3=0 であるため、スイッチ回路(12B)〜(15B)は夫々供給されて来る係数をそのまま通過させる。 Since a (mutual division unit (operation in 11B)) l 1 = deg R 1 (X) -deg R 1 (X) = 3-3 = 0, the switch circuit (12B) ~ (15B) come are respectively supplied as it is to pass the coefficient. また、R 1 (X) In addition, R 1 (X)
及びQ 1 (X)の最高次の係数a 1及びb 1が夫々α 及びα Leading coefficient a 1 and b 1 are husband and Q 1 (X) s alpha 2 and alpha
であるため、レジスタ(22B)にはa 1 /b 1 =α 2 Since it is 8, in the register (22B) a 1 / b 1 = α 2 / α 8 =
α が設定され、R 2 (X)及びλ (X)は夫々次の様になる。 α 9 is set, R 2 (X) and λ 2 (X) is in each following manner.

R 2 (X)=R 1 (X)+(a 1 /b 1 )Q 1 (X) =α 6 X 2 +α 9 X+α λ (X)=λ (X)+(a 1 /b 1 )μ (X) =α 2 X+α また、Q 2 (X)=Q 1 (X),μ (X)=1,γ R 2 (X) = R 1 (X) + (a 1 / b 1) Q 1 (X) = α 6 X 2 + α 9 X + α 6 λ 2 (X) = λ 1 (X) + (a 1 / b 1) μ 1 (X) = α 2 X + α 9 Further, Q 2 (X) = Q 1 (X), μ 2 (X) = 1, γ
(X)=1,η (X)=0である。 2 (X) = 1, which is η 2 (X) = 0.

(互除ユニット(11C)における動作) l 2 =deg R 2 (X)−deg Q 2 (X)=2−3=−1<0 (Operation in mutual division unit (11C)) l 2 = deg R 2 (X) -deg Q 2 (X) = 2-3 = -1 <0
であるため、スイッチ回路(12C)と(13C)及びスイッチ回路(14C)と(15C)は夫々入力される多項式の係数を交差させて出力ポート側へ伝送する。 Because it transmits switch circuit and (12C) (13C) and a switch circuit and (14C) (15C) is crossed coefficients of the polynomial are respectively inputted to the output port side. 従って、動作は実質的に第13図のステップ(111)に移る。 Therefore, the operation proceeds to substantially Fig. 13 step (111). そして、R 2 And, R 2
(X)及びQ 2 (X)の最高次の係数a 2及びb 2が夫々α (X) and Q 2 the highest order coefficient a 2 and b 2 are respectively α 6 of (X)
及びα であるため、レジスタ(22C)にはb 2 /a 2 =α 8 / And for a alpha 8, the register (22C) b 2 / a 2 = α 8 /
α =α が設定されR 3 (X)及びλ (X)は夫々次の如くなる。 α 6 = α 2 is set R 3 (X) and λ 3 (X) is as respective next.

R 3 (X)=Q 2 (X)+(b 2 /a 2 )R 2 (X)・X =α 14 X 2 +α 4 X+α 12 λ (X)=μ (X)+(b 2 /a 2 )λ (X)・X =α 9 X 2 +α 11 X+1 また、Q 3 (X)=R 2 (X)=α 6 X 2 +α 9 X+α 6 R 3 (X) = Q 2 (X) + (b 2 / a 2) R 2 (X) · X = α 14 X 2 + α 4 X + α 12 λ 3 (X) = μ 2 (X) + (b 2 / a 2) λ 2 (X ) · X = α 9 X 2 + α 11 X + 1 also, Q 3 (X) = R 2 (X) = α 6 X 2 + α 9 X + α 6, μ 3
(X)=λ (X)=α 7 X+α 9 (X)=η (X) = λ 2 (X ) = α 7 X + α 9, γ 3 (X) = η
(X)+α 2 X=α 2 X,η (X)=1である。 2 (X) + α 2 X = α 2 X, an η 3 (X) = 1.

(互除ユニット(11D)における動作) l 3 =deg R 3 (X)−deg Q 3 (X)=2−2=0であるため、スイッチ回路(12D)〜(15D)は夫々供給されて来る係数をそのまま通過させる。 Since a (mutual division unit (operation in 11D)) l 3 = deg R 3 (X) -deg Q 3 (X) = 2-2 = 0, the switch circuit (12D) ~ (15D) come are respectively supplied as it is to pass the coefficient. また、R 3 (X)及びQ 3 Also, R 3 (X) and Q 3
(X)の最高次の係数a 3及びb 3は夫々α 14及びα であるため、レジスタ(22D)にはa 3 /b 3 =a 14 =α が設定され、R 4 (X)及びλ (X)は次の如くなる。 Leading coefficient a 3 and b 3 of (X), since a respective alpha 14 and alpha 6, in the register (22D) is set a 3 / b 3 = a 14 / α 6 = α 8 is, R 4 (X) and λ 4 (X) is as follows.

R 4 (X)=R 3 (X)+(a 3 /b 3 )Q 3 (X) =α 10 X+α λ (X)=λ (X)+(a 3 /b 3 )μ (X) =α 9 X 2 +α 12 X+α また、Q 4 (X)=Q 3 (X),μ (X)=μ (X) R 4 (X) = R 3 (X) + (a 3 / b 3) Q 3 (X) = α 10 X + α 5 λ 4 (X) = λ 3 (X) + (a 3 / b 3) μ 3 (X) = The α 9 X 2 + α 12 X + α 8, Q 4 (X) = Q 3 (X), μ 4 (X) = μ 3 (X)
である。 It is. この場合、deg R 4 (X)=1<2となったので、第13図のステップ(112)によりアルゴリズムは停止して、誤り位置多項式σ(X)及び誤り評価多項式ω In this case, since a deg R 4 (X) = 1 <2, the algorithm in step (112) of FIG. 13 is stopped, the error position polynomial sigma (X) and the error evaluator polynomial ω
(X)は夫々 σ(X)=λ (X)=α 9 X 2 +α 12 X+α =α (αX 2 +α 4 X+1) ω(X)=α 10である。 (X) are each σ (X) = λ 4 ( X) = α 9 X 2 + α 12 X + α 8 = α 8 (αX 2 + α 4 X + 1) ω (X) = α is 10 X [alpha 5. 本例ではG(α)=α +α+1=0であるため、σ(α )=α (α+α +1)=0,σ(α -1 In the present embodiment a G (α) = α 4 + α + 1 = 0, σ (α 0) = α 8 (α + α 4 +1) = 0, σ (α -1)
=α (α+α +1)=0が成立し、X 1 =α 0 ,X 2 =α = Α 7 (α + α 4 +1) = 0 is satisfied, X 1 = α 0, X 2 = α
という2つの誤り位置が正確に検出できた(式(21) 1 that the two error location could be accurately detected (formula (21)
参照)。 reference).

上述の様に第13図のアルゴリズムによれば原則として正確に誤り位置多項式を導出できるが、途中段階でR While accurately can be derived error location polynomial in principle according to FIG. 13 of the algorithm as described above, R in the middle stage
i (X)の次数が1次ずつ減少するのではなく2次以上減少する場合には、l i-1 <0であってもステップ(11 If the order of i (X) is decreased second or higher rather than decreases by primary, even l i-1 <0 Step (11
0)のノーマルモードに進む如くなす。 Eggplant as proceed to the normal mode 0). また、このユークリッドの互除法によるアルゴリズムではR i (X)の次数は原則として1回に1次ずつしか減らすことができないので、誤りシンボルをt個訂正可能な符号では第12図における互ユニット(11A),(11B),‥‥の数は2t個必要となる。 Further, since the degree of R i (X) in the algorithm of the Euclidean mutual division can not be reduced only by the primary at a time as a general rule, each other in Figure 12 is the error symbol in the t correctable code units ( 11A), (11B), the number of ‥‥ becomes 2t number required.

D 発明が解決しようとする課題 Reed−Solomon符号を用いた場合、現状では、デジタルVTRなどのリアルタイム性(クロック周波数15MHz程度)が要求ささる用途においては、3シンボル訂正が既に実現されており、一方、リアルタイム性が要求されない光ディスク等の用途に対しては8シンボル訂正までが実現されている。 When using the problems Reed-Solomon code D invention is to provide, at present, in real time (about clock frequency 15 MHz) is required sticks applications such as digital VTR, 3 symbol correction is already achieved, On the other hand, up to 8 symbol correction is implemented for applications such as an optical disk real time is not required. 更に、最近は符号長nが150程度に対して、誤り訂正可能なシンボル数tが16程度の多重誤り訂正符号のデコーダの開発が要求されている。 Moreover, recently to the code length n is about 150, the development of a decoder of a multiple error correction code about the error correctable symbol count t 16 is required.

しかしながら、上述の従来の誤り位置多項式の導出回路(第12図)では、訂正可能なシンボル数tを16とすると互除ユニット(11A),(11B),‥‥を2t個即ち32個縦続接続しなければならず、回路規模がその訂正可能なシンボル数tに比例して大型化してしまう不都合があった。 However, the derivation circuit of a conventional error locator polynomial discussed above (Figure 12), if a correctable number of symbols t and 16 mutual division unit (11A), (11B), 2t number i.e. 32 connected in cascade ‥‥ there must, there is a disadvantage that the circuit scale increases in size in proportion to the correctable symbol count t.

本発明は斯かる点に鑑み、誤り訂正可能なシンボル数tを大きくできると共に回路規模を小型化できるユークリッドの互除回路を提案することを目的とする。 The present invention has been made in view of the points mow 斯 aims to propose a Euclidean mutual division circuit, the circuit scale can be miniaturized along with possible to increase the error correction possible symbol number t.

E 課題を解決するための手段 本発明によるユークリッドの互除回路は例えば第1図及び第3図に示す如く第1の入力多項式R i-1 (X)を因子に含む多項式を第2の入力多項式Q i-1 (X)で除したときの商及び剰余R i (X)を求めると共にその商及び第3の入力多項式λ i-1 (X)よりそれまでの全体の商λ It means Euclidean mutual division circuit according to the invention for example a polynomial comprising a first input polynomial R i-1 (X) is the factor, as shown in Figure 1 and Figure 3 a second input polynomial to solve the E problems Q i-1 overall quotient than before quotient and remainder when divided by (X) R i the quotient and the third input polynomial with obtaining the (X) λ i-1 ( X) λ
(X)を求め、その剰余R i (X)、それら第1の入力多項式R i-1 (X)又は第2の入力多項式Q i-1 (X)及びその全体の商λ (X)を夫々第1の出力多項式R i seek (X), the remainder R i (X), their first input polynomial R i-1 (X) or the second input polynomial Q i-1 (X) and overall quotient the lambda i (X ) respectively the first output polynomial R
i (X)、第2の出力多項式Q i (X)及び第3の出力多項式λ (X)となす1個又は縦続接続された複数個の互除ユニット(43A)〜(43H)と、一方の入力ポートにそれら第1、第2及び第3の入力多項式R i-1 (X),Q i and (X), the second output polynomial Q i (X) and the third output polynomial λ i (X) 1 piece or cascaded form and has been a plurality of mutual division unit (43A) ~ (43H), whereas first they to the input port of the input polynomial of the second and 3 R i-1 (X) , Q
i-1 (X),λ i-1 (X)の夫々の初期多項式が供給され出力データがその1個の互除ユニット又はそれら複数個の内の先頭の互除ユニット(43A)に供給されるデータ選択手段(42)と、その1個の互除ユニットの出力データ又はそれら複数個の内の後端の互除ユニット(43H) i-1 (X), λ i-1 data respective initial polynomials are supplied output data is supplied to the beginning of mutual division unit (43A) of the one mutual division units or a plurality thereof thereof (X) and selection means (42), the output data or the rear end of the mutual division unit of a plurality thereof one mutual division units thereof (43H)
の出力データをそのデータ選択手段(42)の他方の入力ポートに供給する帰還手段(45)と、それら1個又は縦続接続された複数個の互除ユニット(43A)〜(43H)で1回の処理を行うのに必要なクロックパルス単位の時間を、訂正可能なシンボル数をtとして2t+1以上にするための遅延手段(44)とを有し、それら1個又は縦続接続された複数個の互除ユニット(43A)〜(43H)を夫々複数回使用する様にしたものである。 Output data and its data selection means (42) the other of the feedback means for supplying to an input port (45) and, once in their one or cascaded plurality of mutual division unit (43A) ~ (43H) of time clock pulse units required to perform the process, and a delay means for the 2t + 1 or a correctable number of symbols as t (44), which one or cascaded plurality of mutual division units (43A) ~ (43H) in which was set to be used each more than once.

F 作用 斯かる本発明によれば、始めはそのデータ選択手段(42)によってそれら第1、第2及び第3の入力多項式 According to F acts such present invention, initially the data selecting means first them by (42), second and third input polynomial
R i-1 (X),Q i-1 (X),λ i-1 (X)の夫々の初期多項式(又は多項式の係数)がその1個の互除ユニット又は先頭の互除ユニット(43A)に供給されてユークリッドの互除回路に基づいた処理がなされる。 R i-1 (X), Q i-1 (X), the lambda i-1 (factor or polynomial) Initial polynomial of each of (X) is one of mutual division units or beginning of mutual division units thereof (43A) processing based on the Euclidean mutual division circuit is supplied is made. そして、それら初期多項式の供給が終了した後に、そのデータ選択手段(42)を切替えて帰還手段(45)を介して供給されて来る出力データをその1個の互除ユニット又は先頭の互除ユニット(43A)に供給することにより、所望の回数だけユークリッドの互除法に基づいた処理を施すことができる。 After the supply of their initial polynomial is finished, the data selection means (42) for switching to the feedback means (45) output data which is supplied via one of its mutual division unit or the top of the mutual division units (43A by supplying the), it can be subjected to a process based on the desired number of times Euclid.

従って、その所望の回数に比べて互除ユニット(43 Therefore, mutual division units as compared to the desired number of times (43
A)〜(43H)の数を例えば整数分の1にまで少なくすることができる。 It can be reduced to the number of A) ~ (43H) to 1 for example, an integer fraction. 従って、全体の回路規模を大幅に縮小することができる。 Therefore, it is possible to significantly reduce the overall circuit scale.

また、繰り返し使用回数をできるだけ多くするという要請のために各互除ユニット(43A)〜(43H)でのデータ遅延時間が制約される条件のもとでも、遅延手段の存在により、一連の互除ユニット(43A)〜(43H)で1回(1周)の処理を行うのに必要なクロックパルス単位の時間を、初期多項式及びその係数を全部(2t+1組)供給するのに要する時間以上にすることができる。 Further, even under conditions in which the data delay time is constrained at each mutual division unit to request that as much as possible the repeated use count (43A) ~ (43H), the presence of the delay means, a series of mutual division units ( 43A) ~ 1 x (43H) (the clock pulse unit of time required to perform the processing of one cycle), all the initial polynomials and their coefficients (2t + 1 pair) may be at least the time required to supply it can. にすることができる。 It can be.

また、互除ユニット(43A)〜(43H)の数は最少限で1個にすることができる。 Also, mutual division number of units (43A) ~ (43H) can be reduced to one in minimum.

G 実施例 G 1一実施例で使用する互除ユニットの説明 (第14図〜第18図) 第12図に示した従来の改善された誤り位置多項式の導出回路に使用されている互除ユニット(11A)〜(11D) Description of mutual division unit used in the G Example G 1 an embodiment (FIG. 14-FIG. 18) conventional improved mutual division units used in the derivation circuit of the error locator polynomial as shown in FIG. 12 (11A ) ~ (11D)
には次の様な2つの不都合がある。 There are two disadvantages, such as next to.

deg R i-1 (X)<deg Q i-1 (X)が成立して入力係数を交差させた場合にそのR i-1 (X)の最高次数の係数が0になると、除算器(19A)〜(19D)における除算ができないために計算エラーが発生する。 deg When the coefficient of the highest order of R i-1 (X) < deg Q i-1 (X) is the R i-1 when crossed input coefficients satisfied (X) becomes zero, the divider ( calculation errors occur because it can not divide at 19A) ~ (19D). これは、第12図例の互除ユニット(11A)〜(11D)は次数を常に1次ずつしか低下することができないことに起因している。 This mutual division unit (11A) ~ in Figure 12 Example (11D) is due to the inability to lower only the order by always primary.

Q i-1 (X)の初期値Q 0 (X)であるシンドローム多項式S(X)の最高次数の係数が0であるときにも、除算器(19A)における除算ができずに計算エラーが発生する。 When the coefficient of the highest order of Q i-1 the initial value Q 0 (X) in which the syndrome polynomial S of (X) (X) is 0 also, the calculation error can not divide the divider (19A) Occur.

この一実施例では第12図例の互除ユニット(11A)〜 In this embodiment mutual division unit of FIG. 12 Example (11A) ~
(11D)の有する不都合を解消した互除ユニットを使用しているので、先ずこの一実施例で使用する互ユニットについて説明する。 Because it uses mutual division unit which overcomes the disadvantages possessed by (11D), first described each other unit used in this embodiment.

第14図は本例の互除ユニット(25)の構成を示し、この第14図において、(26)〜(28)は夫々置換レジスタであり、これら置換レジスタ(26),(27),(28)に夫々スタートフラグ信号SF、多項式Q i-1 (X)の係数、 Figure 14 shows the structure of mutual division unit of the present example (25), in this FIG. 14, (26) - (28) are respectively substituted register, these substituents register (26), (27), (28 coefficient of each start flag signal SF, polynomial Q i-1 (X) in),
μ i-1 (X)の係数を供給する。 It supplies the coefficients of μ i-1 (X). レジスタ(26)の出力信号は後続の回路へのスタートフラグ信号SFOとする。 The output signal of the register (26) is a start flag signal SFO to subsequent circuitry.
(29)〜(31)は夫々供給されて来る係数を平行に又は交差して伝送するスイッチ回路を示し、スイッチ回路(29)の2つの入力ポートに夫々多項式の次数を示す変数d R i-1及びd Q i-1を供給し、スイッチ回路(29)の一方の出力ポートに現われる変数に加算器(32)にて−1 (29) - (31) are each in parallel supplied come factor or intersecting shows a switching circuit for transmission, variable indicating the order of each polynomial to two input ports of the switch circuit (29) d R i- supplying a first and d Q i-1, the variable to the adder appearing on one of the output ports of the switch circuit (29) at (32) -1
を加算して変数d R iを生成し、この変数d R i及びスイッチ回路(29)の他方の出力ポートに現われる変数d Q iを後続の回路に供給する。 The adds generate variable d R i, and supplies the variable d Q i appearing at the other output port of the variable d R i and the switching circuit (29) to a subsequent circuit.

また、スイッチ回路(30)の一方及び他方の入力ポートに夫々多項式R i-1 (X)の係数及びレジスタ(27)から出力される係数を供給し、スイッチ回路(30)の一方の出力ポートに現われる係数を除算器(33)の被除数入力ポート及び加算器(34)の一方の入力ポートに供給し、スイッチ回路(30)の他方の入力ポートに現われる係数を除算器(33)の除数入力ポート及び除算器(37) Further, by supplying the coefficients output from the coefficient of each polynomial R i-1 (X) in one and the other input port of the switch circuit (30) and a register (27), one of the output ports of the switch circuit (30) the coefficients appearing in and supplied to one input port of the dividend input port and the adder divider (33) (34), the divisor input of the coefficients appearing in the other input port of the switch circuit (30) divider (33) port and a divider (37)
の一方の入力ポートに供給する。 It is supplied to one input port of. また、スイッチ回路(31)の一方及び他方の入力ポートに夫々多項式λ i-1 Further, one and the respective polynomial to the other input port of the switch circuit (31) λ i-1
(X)の係数及びレジスタ(28)から出力される係数を供給し、スイッチ回路(31)の一方及び他方の出力ポートに現われる係数を夫々加算器(35)の一方の入力ポート及び乗算器(38)の一方の入力ポートに供給し、除算器(33)から出力される商をレジスタ(36)に保持し、 Supplying a coefficient output from the coefficient of (X) and a register (28), the switch circuit (31) of one and one input port and the multiplier of the other coefficients respectively adder at the output port (35) ( is supplied to one input port of 38), it holds the quotient output from the divider (33) to the register (36),
この保持した商を乗算器(37)及び(38)の夫々の他方の入力ポートに供給し、乗算器(37)及び(38)の出力データを夫々加算器(34)及び(35)の他方の入力ポートに供給する如くなす。 Other multiplier the held quotient (37) and supplied to the respective other input port of the (38), a multiplier (37) and (38) respectively adder output data (34) and (35) eggplant, as will be supplied to the input port. 加算器(34)の出力ポート、スイッチ回路(30)の他方の出力ポート、加算器(35)の出力ポート及びスイッチ回路(31)の他方の出力ポートより夫々多項式R i (X),Q i (X),λ (X)及びμ Output port of the adder (34), the other output port of the switch circuit (30), an adder (35) output port and other output ports from each polynomial R i of the switch circuit (31) (X), Q i (X), λ i (X ) and μ
(X)の係数が後続の回路に供給される。 coefficients i (X) is supplied to the subsequent circuit.

第14図例の互除ユニット(25)と同一構成の2t個の互除ユニット(25A)〜(25Z)を縦続接続した例を第15図に示す。 An example of cascaded 2t number of mutual division units having the same structure (25A) ~ (25Z) and mutual division unit (25) in FIG. 14 example shown in Figure 15. この第15図において、初段の互除ユニット(25 In this FIG. 15, the first stage of the mutual division units (25
A)には各変数及び多項式の初期値(シンドローム多項式S(X),X 2t等を含む。)を供給し、終段の互除ユニット(25Z)からは誤り位置多項式σ(X)(=λ The initial value of each variable and polynomial in A) (the syndrome polynomial S (X), including X 2t, and the like.) Supplying, from the final stage mutual division unit (25Z) error position polynomial σ (X) (= λ
2t (X))及び誤り評価多項式ω(X)(=R 2t (X)) and the error evaluator polynomial ω (X) (= R
2t (X))を取り出す如くなす。 Eggplant as taking out a 2t (X)).

第16図のステップ(115)〜(125)を参照して第14図例の互除ユニットに適用される改善されたユークリッドの互除法によるアルゴリズムにつき説明するに、誤り訂正できるシンボル数の上限をtとする。 To explained in Figure 16 step (115) - see (125) Fig. 14 example algorithm according Euclidian with improved applies to mutual division units, the upper limit of the number of symbols that can be error correction t to. また、このアルゴリズムも基本的にはi番目の繰返し手順において式(16)を充足する様な多項式R i (X),γ (X),λ Furthermore, the algorithm is basically the i-th polynomial such as to satisfy the equation (16) in the iterative procedure R i (X), gamma i (X), lambda
(X)を順に算出して行くものであるが、γ (X) i While the (X) in which we calculated in the order, γ i (X)
についての処理は省略する。 Process for will be omitted.

ステップ(115) 初期設定としてR 0 (X),Q 0 (X),λ (X),μ Step (115) initialized as R 0 (X), Q 0 (X), λ 0 (X), μ
(X),dR 0及びdQ 0に夫々シンドローム多項式S 0 (X), husband to dR 0 and dQ 0 s syndrome polynomial S
(X),X 2t ,1,0,2t−1及び2Tを設定する。 (X), it sets the X 2t, 1,0,2t-1 and 2T. 第13図のアルゴリズムと比較してR 0 (X)及びQ 0 (X)の初期値が交換され、λ (X)及びμ (X)の初期値も交換ささている。 The initial value of R 0 (X) and Q 0 (X) as compared with the algorithm of FIG. 13 are exchanged, and the initial value is also the exchange of λ 0 (X) and μ 0 (X). これによればQ i (X)の初期値Q 0 (X)であるX 2tの最高次数の係数が1となり除数が0の除算を回避することができるため、上述の従来の互除ユニット(11A)〜(11D)の不都合を解消することができる。 Since the coefficient of the highest order of the initial value Q 0 (X) is X 2t of Q i (X) according to this can 1 becomes the divisor to avoid division 0, the conventional mutual division units described above (11A ) it is possible to eliminate the disadvantages of the ~ (11D).

ステップ(116) ステップ数iを1に設定する。 Step (116) to set the step number i to 1.

ステップ(117) dR i-1とdQ i-1との差l i-1を求め、R i-1 (X)のdR i-1 Step (117) dR i-1 and obtaining a difference l i-1 of the dQ i-1, dR i- 1 of the R i-1 (X)
次の係数及びQ i-1 (X)のdQ i-1次の係数を夫々a i-1及びb i-1とする。 The dQ i-1 order coefficient of the next coefficient, and Q i-1 (X) and respectively a i-1 and b i-1. この場合、R 0 (X)であるシンドローム多項式S(X)の最高次の係数は0にもなり得るため、 In this case, since the leading coefficient of R 0 (X) in which the syndrome polynomial S (X) is capable of being also 0,
係数a i-1の値が0になることもある。 The value of the coefficient a i-1 is also zero.

ステップ(118) 次数の差l i-1の正負によって、l i-1 ≧0であればステップ(119)を経てステップ(123)に進み、l i-1 <0であればステップ(120)に進む。 Step (118) the difference l i-1 of the positive and negative orders, l if i-1 ≧ 0 proceeds through step (119) to the step (123), a step (120) if l i-1 <0 proceed to.

ステップ(119)(ノーマルモード) l i-1 ≧0即ちdR i-1がdQ i-1以上の場合の動作であり、 Step (119) is a (normal mode) l i-1 ≧ 0 That operation when dR i-1 is the dQ i-1 or more,
以下の式によってR i (X),λ (X)を計算する。 By the following equation R i (X), calculates the λ i (X).

R i (X)=R i-1 (X)+(a i-1 /b i-1 )・X・Q R i (X) = R i -1 (X) + (a i-1 / b i-1) · X · Q
i-1 (X) ‥‥(23A) λ (X)=λ i-1 (X)+(a i-1 /b i-1 )・X・μ i-1 i-1 (X) ‥‥ ( 23A) λ i (X) = λ i-1 (X) + (a i-1 / b i-1) · X · μ i-1
(X) ‥‥(23B) また、Q i (X)=Q i-1 (X),μ (X)=μ (X) ‥‥ (23B) also, Q i (X) = Q i-1 (X), μ i (X) = μ
i-1 (X),dR i =dR i-1 −1,dQ i =dQ i-1とする。 i-1 (X), dR i = dR i-1 -1, and dQ i = dQ i-1. これは除算R i-1 (X)/Q i-1 (X)を仮想的な最高次の係数同士の除算a i-1 /b i-1で置換えたものである。 This is replaced by dividing R i-1 (X) / Q i-1 dividing a i-1 / b i- 1 of the virtual leading coefficient between the (X). 式(23A), Formula (23A),
(23B)にて(a i-1 /b i-1 )にXを乗じているのは、本例ではl i-1 =dR i-1 −dQ i-1は通常±1となる様に制御されているからである。 What is multiplied by the X in (23B) to (a i-1 / b i -1) is, l i-1 = dR i -1 -dQ i-1 in this example it is generally as a ± 1 This is because being controlled.

ステップ(120) R i-1 (X)のdR i-1次の係数でるあa i-1が0であればステップ(121)からステップ(123)へ進み、a i-1が0 Step (120) the process proceeds if the luer a i-1 is zero at dR i-1 order coefficient of R i-1 (X) from step (121) to step (123), a i-1 is 0
でないときにはステップ(122)からステップ(123)へ進む。 Proceeds from step (122) to step (123) when not.

ステップ(122)(クロスモード) R i-1 (X)の係数よりもQ i-1 (X)の次数の方が大きく且つ係数a i-1が0でない場合の動作であり、ノーマルモードの場合に対してR i-1 (X)とQ i-1 (X)とを交換することにより、次式を用いてR i (X)及びλ (X) Step (122) is an operation in a case (cross mode) R i-1 and the coefficient a i-1 towards the next number is large Q i-1 than the coefficient of (X) (X) is not 0, the normal mode by exchanging the R i-1 (X) and Q i-1 (X) for the case, using the following equation R i (X) and λ i (X)
を算出する。 It is calculated.

R i (X)=Q i-1 (X)+(b i-1 /a i-1 )・X・R R i (X) = Q i -1 (X) + (b i-1 / a i-1) · X · R
i-1 (X) ‥‥(24A) λ (X)=μ i-1 (X)+(b i-1 /a i-1 )・X・λ i-1 i-1 (X) ‥‥ ( 24A) λ i (X) = μ i-1 (X) + (b i-1 / a i-1) · X · λ i-1
(X) ‥‥(24B) また、Q i (X)=R i-1 (X),μ (X)=λ (X) ‥‥ (24B) also, Q i (X) = R i-1 (X), μ i (X) = λ
i-1 (X),dR i =dQ i-1 −1,dQ i =dR i-1として、ステップ(123)へ進む。 i-1 (X), dR = dQ i-1 -1, the dQ i = dR i-1, processing proceeds to step (123).

ステップ(121)(シフトモード) R i (X)のdR i-1次(最高次)の係数a i-1が0であり、このR i-1 (X)の実際の次数が(dR i-1 −1)以下の場合の動作である。 Step (121) the coefficient a i-1 of the dR i-1 of the (shift mode) R i (X) order (highest order) is 0, the actual order of the R i-1 (X) is (dR i -1 -1) is the operation of the following cases. この場合にはR i-1 (X)による除算が可能になる様に、R i-1 (X)にXを乗じてR As becomes possible division by R i-1 (X) in this case, it is multiplied by X to R i-1 (X) R
i-1 (X)を上位次数側にシフトする。 i-1 (X) is to shift to a higher degree side. 即ち、次の式が成立する。 In other words, the following formula is established.

R i (X)=X・R i-1 (X) ‥‥(25A) λ (X)=X・λ i-1 (X) ‥‥(25A) また、Q i (X)=Q i-1 (X),μ (X)=μ R i (X) = The X · R i-1 (X ) ‥‥ (25A) λ i (X) = X · λ i-1 (X) ‥‥ (25A), Q i (X) = Q i -1 (X), μ i ( X) = μ
i-1 (X),dR i =dR i-1 −1,dR i =dQ i-1として、ステップ(123)へ進む。 i-1 (X), dR i = dR i-1 -1, the dR i = dQ i-1, processing proceeds to step (123). この場合dR iは1だけ減少しているので、R i (X)の最高次(dR i次)の係数が0以外の時になった時点でdR iはdeg(R i (X))と一致することになり、このときに始めてステップ(122)においてクロスモードの処理が行なわれる。 In this case dR i is reduced by 1, dR i at the time the coefficient of the highest order R i (X) (dR i order) becomes at a non-zero match the deg (R i (X)) will be the processing of the cross mode is carried out in step (122) beginning at this time. これによって、第12図例の互除ユニット(11A)〜(11D)における不都合が解消される。 Thus, disadvantages in mutual division unit of FIG. 12 Example (11A) ~ (11D) is eliminated.

ステップ(123) ステップ数iが2tに達したか否かを調べ、2tに達していないときにはステップ(124)へ進み、2tに達したときには最終処理であるステップ(125)へ進む。 Step (123) the number of steps i is checked whether reaches 2t, the flow advances to step (124) when not reached 2t, the flow advances to step (125) is the final process when it reaches the 2t.

従って、誤りシンボルの数がν個(ν<t)しかない場合であっても誤り位置多項式の導出回路全体としては常に第16図のステップ(117)〜(123)の動作が2t回だけ繰返されることになる。 Thus, repeated operation of the individual number of error symbols is [nu ([nu <t) always FIG. 16 step even if there is only the whole derivation circuit of the error locator polynomial (117) - (123) only 2t times is will be. 但し、1個の互除ユニットはステップ(117)〜(123)を夫々1回だけ実行するものである。 However, one of the mutual division unit is to execute the step (117) - (123) by each one. この場合、ステップ(117)〜(123)の動作を In this case, the operation of the step (117) - (123)
2t回繰返した後に得られた解においては、dR 2tが誤り訂正多項式σ(X)の次数νから1を引いた数を表わしている。 In the solution obtained after repeated 2t times, dR 2t represents the number obtained by subtracting 1 from the order ν error correction polynomial σ (X). 一方、ステップ(121)のシフトモードの動作によって多項式R 2t (X)は上位次数側へ(t−1−ν) On the other hand, the step (121) polynomial by the operation of the shift mode R 2t of (X) is to the upper order side (t-1-ν)
次だけシフトされているため、σ(X)及びω(X)を得るためにはλ 2t (X)及びR 2t (X)を夫々後述のシフト多項式P(X)を用いて下位次数側へシフトする必要がある。 Since it is next shifted, sigma (X) and ω in order to obtain the (X) λ 2t (X) and R 2t (X) and with each later shift polynomial P (X) to the lower order side there is a need to shift.

ステップ(124) ステップ数iを1だけ増分してステップ(117)へ戻る。 Step (124) the number of steps i by incrementing by one the process returns to step (117).

ステップ(125) 最終処理として誤りシンボルの数ν、シフト多項式P Step (125) the number of error symbols as the final process [nu, shift polynomial P
(X)を次式より算出する。 (X) is calculated by the following formula.

ν=dR 2t +1 P(X)=X t-1その後、このシフト多項式P(X)を用いて次式より誤り位置多項式σ(X)及び誤り評価多項式ω(X)を計算する。 ν = dR 2t +1 P (X ) = X t-1 then used to shift the polynomial P (X) calculating an error position polynomial sigma (X) and error evaluation polynomial omega (X) from the following equation.

σ(X)=λ 2t (X)/P(X) ‥‥(26) ω(X)=R 2t (X)/P(X) ‥‥(27) 第14図例の互除ユニット(25)の具体的な応用例について説明するに、第17図に示す如く、その互除ユニット(25)と同一構成の4個の互除ユニット(25A)〜(25 σ (X) = λ 2t ( X) / P (X) ‥‥ (26) ω (X) = R 2t (X) / P (X) ‥‥ (27) mutual division unit of FIG. 14 Example (25) to described specific applications for, as shown in FIG. 17, four mutual division unit (25A) ~ of the same configuration and mutual division unit (25) (25
D)を縦続接続して誤り位置多項式の導出回路を構成する。 D) connected in cascade to constitute a derivation circuit of the error locator polynomial. また、有限体GF(2 4 )の各元によって各シンボルを表現すると共に、第12図例と同様に符号長nを11、訂正可能なシンボルの数tを2に設定して、送信符号後f及び伝送誤りベクトルeを夫々式(20)及び(21)によって表現する。 Moreover, while representing each symbol by the elements of the finite field GF (2 4), FIG. 12 embodiment as well as the code length n 11, by setting the number t of correctable symbols 2, after transmission code the f and transmission error vector e is expressed by the respective equations (20) and (21).

この場合、シンドローム多項式S(X)は式(22)によって表現され、第16図のステップ(115)における各変数及び各多項式の初期値は次の如くなる。 In this case, the syndrome polynomial S (X) is expressed by equation (22), the initial value of each variable and each polynomial in steps of FIG. 16 (115) is as follows.

R 0 (X)=S(X),Q 0 (X)=X 4 λ (X)=1,μ (X)=0,dR 0 =3,dQ 0 =4 そして、第17図に示す如く、R 0 (X)〜μ (X)の係数を夫々高次の係数から順に互除ユニット(25A)に供給し、dR 0及びdQ 0の値をその互除ユニット(25A)に供給し、最高次の係数の同期させてスタートフラグ信号 R 0 (X) = S ( X), Q 0 (X) = X 4 λ 0 (X) = 1, μ 0 (X) = 0, dR 0 = 3, dQ 0 = 4 Then, in FIG. 17 As shown, supplied from the R 0 (X) ~μ 0 coefficients respectively higher coefficient (X) in mutual division unit (25A) in order to supply the values of dR 0 and dQ 0 on the mutual division unit (25A) , the highest order of the coefficients of the synchronization is not to start flag signal
SFをハイレベル“1"に立上げる。 Raises SF to the high level "1".

互除ユニット(25A)においては、次数の差l 0 =dR 0 In mutual division unit (25A), the difference between the orders l 0 = dR 0 -
dQ 0 =3−4=−1<0であると共に、a 0 =α 8 ,b 0 =1 dQ 0 = 3-4 = -1 with <a 0, a 0 = α 8, b 0 = 1
であるため、動作は第16図のステップ(122)(クロスモード)に移行し、スイッチ回路(29A)〜(31A)は夫々供給されて来る変数又は係数を交差させて伝送する。 Because it is, the operation proceeds to step 16 Figure (122) (cross mode), the switch circuit (29A) ~ (31A) transmits by intersecting variables or factors that come are respectively supplied.
また、レジスタ(36A)にはb 0 /a 0 =1/α =α が設定され、R 1 (X)及びλ (X)は夫々次の如くなる。 Further, in the register (36A) b 0 / a 0 = 1 / α 8 = α 7 is set, R 1 (X) and λ 1 (X) is as respective next.

R 1 (X)=X 4 +α ・X・(α 8 X 3 +α 10 X 2 +α 5 X+ R 1 (X) = X 4 + α 7 · X · (α 8 X 3 + α 10 X 2 + α 5 X +
α 12 ) =α 2 X 3 +α 12 X 2 +α 4 X λ (X)=0+α ・X=α 7 X また、Q 1 (X)=R 0 (X)=S(X),μ (X)= α 12) = α 2 X 3 + α 12 X 2 + α 4 X λ 1 (X) = 0 + α 7 · X = α 7 X Further, Q 1 (X) = R 0 (X) = S (X), μ 1 (X) =
λ (X)=1となるが、これらの結果は次数がシフトされている点を除くと第12図例の互除ユニット(11A) λ 0 (X) = 1 and becomes, when these results except that the order is shifted mutual division unit of FIG. 12 Example (11A)
における処理結果と同じである。 Is the same as the processing result in.

同様に第17図例の互除ユニット(25B)〜(25D)における処理結果は夫々第12図の互除ユニット(11B)〜(1 Similarly the processing results respectively Figure 12 of the mutual division unit in mutual division unit of FIG. 17 Example (25B) ~ (25D) (11B) ~ (1
1D)における処理結果と等しくなるため、最終的に正確な誤り位置多項式σ(X)(=λ (X))および誤り評価多項式ω(X)(=R 4 (X))が得られる。 To become equal to the processing result in 1D), final accurate error position polynomial σ (X) (= λ 4 (X)) and error evaluator polynomial ω (X) (= R 4 (X)) is obtained. 尚、第 In addition, the
17図例では訂正可能なシンボルの数t及び実際の誤っているシンボルの数νが共に2であるため、第61図のステップ(125)におけるシフト多項式P(X)は1になっている。 Since the 17 illustrated example the number ν are both second number t and the actual being erroneous symbol correctable symbols, shift the polynomial P in step 61 FIG. (125) (X) is set to 1.

次に、符号長nが150誤り定数可能なシンボルの数t Then, the code length n is 150 number of errors constants possible symbols t
が16の場合について考察するに、この場合は第16図のステップ(117)〜(123)の動作を32回(2t回)繰り返す必要がある。 There To consider the case of 16, this case needs to repeat steps Figure 16 (117) - operation 32 times (123) (2t times). 従って、従来例と同様に単に互除ユニットを縦続接続するのでは、第14図例と互除ユニット(25) Therefore, than cascaded simply mutual division units as in the conventional example, FIG. 14 example the mutual division unit (25)
が32個必要になる。 There will 32 need. また、受信符号語はクロックパルス In addition, the received codeword is a clock pulse
CKに同期して1シンボルずつ伝送されて来るものとして、クロックパルスCTの1周期を1T cとすると、第18図Aに示す如く、夫々の符号長が150の受信符号語I,II,II As that is transmitted by one symbol in synchronism with CK, when one period of the clock pulse CT and 1T c, as shown in Figure 18 A, a received codeword I of the code length of each is 0.99, II, II
I,‥‥が周期150T cで伝送されて来る。 I, ‥‥ comes transmitted in the period 150T c. また、t=16の場合にはシンドローム多項式S(X)の最高次数は31 Moreover, the highest degree of the syndrome polynomial S (X) in the case of t = 16 is 31
(=2t−1)次であり、多項式X 2tの係数の数33(=2t (= 2t-1) is the next, the number of coefficients of the polynomial X 2t 33 (= 2t
+1)個である。 +1) is a number. 従って、従来例の如く第14図例の互除ユニット(25)を単純に32個縦続接続した場合には、第 Therefore, when the mutual division unit of FIG. 14 example as in the conventional example (25) simply 32 cascaded, the
18図Bに示す如く、受信符号語I,II,III,‥‥の受信終了語の33T cの期間(39A),(39B),(39C),‥‥に夫々その縦続接続した回路の先頭の互除ユニットにシンドローム多項式S(X)及び多項式X 2tの33個の係数の対が供給される。 18 as shown in FIG. B, the received code word I, II, III, period of 33T c reception completion word ‥‥ (39A), (39B) , (39C), the head of the circuits respectively the cascaded ‥‥ pairs 33 coefficients of the syndrome polynomial S (X) and polynomial X 2t in mutual division unit is supplied.

また、1個の互除ユニットがS(X)及びX 2tの1対の係数を処理するのに4クロックパルス分(4T c )要するとすると、1対の対数は夫々32個尾の互除ユニットを通過する必要があるため、32×4T c =128T cより、受信符号語I,II,III,‥‥の受信終了後から夫々128T c経過した後の期間(40A),(40B),(40C),‥‥にそれらの受信符号語に対応する誤り位置多項式σ(X)の係数が順次後端の互除ユニットより出力される。 Further, when one of the mutual division unit is to take S (X) and four clock pulses to process the coefficients of the pair of X 2t (4T c), a pair of logarithm of mutual division units each 32 tail since it is necessary to pass, 32 × 4T c = from 128T c, received codeword I, II, III, period after a lapse of respective 128T c after the end of reception of ‥‥ (40A), (40B) , (40C ), the coefficient of the error locator polynomial corresponding to their reception code words ‥‥ sigma (X) is output from the mutual division unit sequentially rear. そして、150T Then, 150T
cの期間から33T cの期間を除いた期間ITには先頭の互除ユニットには何の入力もなされないため、その期間ITは一種のアイドタイムと考えることができる。 Since the period IT excluding the period 33T c from the period of c is not the beginning of the mutual division units made any input, the period IT can be considered as a kind of idle time. 従って、一般に符号長Nに対して誤り訂正可能なシンボルの数tがN≫2tの関係を充足している場合には、従来例の如く単に互除ユニットを縦続接続するのでは、回路規模が大きくなるばかりでなくアイドタイムITが長くなる不都合がある。 Therefore, when the number t of errors correctable symbols is satisfied a relationship N»2t for generally the code length N, than cascaded simply mutual division units as in the conventional example, a large circuit scale there is a disadvantage that the idle time iT is long not only become.

G 2一実施例の誤り一多項式の導出回路の説明(第1図〜 Description of derivation circuit of the error one polynomial G 2 an embodiment (FIG. 1-
第4図) 以下、本発明によるユークリッドの互除回路の一実施例につき第1図及び第2図を参照して説明しよう。 FIG. 4) will attempt described with reference to FIGS. 1 and 2 per one embodiment of the Euclidean mutual division circuit according to the present invention. 本例はReed−Solpmon符号のデコーダにおける符号長nが150 This example is the code length n in the decoder of the Reed-Solpmon code 150
で訂正可能なシンボル数tが16の誤り位置多項式の導出回路(第9図の(2)の対応する。)に本発明を適用したものである。 Is in an application of the (corresponding. In FIG. 9 (2)) in the present invention derived circuit of the error locator polynomial correctable symbol count t is 16. また、本例では第14図例と同じ構成の互除ユニットを8個使用すると共に、各互除ユニットにおけるデータの遅延時間は夫々4クロックパルス分(4 Further, in the present embodiment Figure 14 example mutual division units of the same construction as well as eight and use, the delay time of data in each mutual division units respectively four clock pulses (4
T c )であるとする。 And a T c). また、本例の各互除ユニットにおいて使用するアルゴリズムは第16図に示した改善されたユークリッドの互除法によるアルゴリズムと同じである。 Furthermore, the algorithm used in the mutual division unit of the present embodiment is the same as the algorithm by Euclidian with improved shown in FIG. 16.

第1図は本例の誤り位置多項式の導出回路を示し、この第1図において、(41)はデータバス、(42)はデータセレクタであり、このデータバス(41)を介してシンドローム多項式S(X)及び多項式X 2tの係数等をデータセレクタ(42)の一方の入力ポートに供給する。 Figure 1 shows the derivation circuit of the error location polynomial of the present embodiment. In FIG. 1, (41) a data bus (42) is a data selector, the syndrome polynomial S via the data bus (41) (X) and supplies the coefficients of the polynomial X 2t like to one input port of the data selector (42). (43 (43
A)〜(43H)は夫々第14図の互除ユニット(25)と同一構成の互除ユニット、(44)は遅延時間が1クロックパルス分(1T c )の遅延用レジスタを示し、データセレクタ(42)の出力ポートと遅延用レジスタ(44)の入力ポートとの間の互除ユニット(43A)〜(43H)を縦続接続する。 A) ~ (43H) are each 14 view of mutual division unit (25) and mutual division unit of the same structure, (44) represents the delay register one clock pulse of the delay time (1T c), the data selector (42 mutual division unit between the output port and the input port of the delay register (44) in) (43A) connected in cascade - a (43H). (45)はデータバスを示し、このデータバス(4 (45) shows the data bus, the data bus (4
5)を介して遅延用レジスタ(44)の出力ポートとデータセレクタ(42)の他方の入力ポートとを接続し、このデータバス(45)の一部(45a)より最終的に得られる誤り位置多項式σ(X)及び誤り評価多項式ω(X)の係数を後続の図示省略した回路に取込む如くなす。 5) via connecting the other input port of the output port and the data selector delay register (44) (42), the finally obtained error position than part (45a) of the data bus (45) eggplant as taking the polynomial sigma (X) and error evaluation polynomial omega (X) circuit which is not shown coefficients of subsequent.

第1図例の動作につき第2図を参照して説明するに、 To be described with reference to FIG. 2 per operation of the Figure 1 embodiment,
本例においても第2図Aに示す如く、符号長nが150の受信符号語I,II,III,‥‥が周期150T cで伝送されて来る。 In this embodiment, as shown in FIG. 2 A, received codeword I of the code length n is 150, II, III, ‥‥ comes transmitted in the period 150T c. また、誤り訂正可能なシンボルの数tが16であるため、シンドローム多項式S(X)の次数は31(=2t− Further, since the number t of errors correctable symbols is 16, the order of the syndrome polynomial S (X) is 31 (= 2 t-
1)次であり、初期値としてはS(X)及び多項式X 2t 1) is the next, as the initial value S (X) and polynomial X 2t
の係数が33(=2t+1)組供給されて来る。 Coefficient of 33 (= 2t + 1) comes been set supplied. 尚、第16図のステップ(115)における多項式λ (X),μ Incidentally, the polynomial in step (115) of Figure 16 lambda 0 (X), mu
(X)及び変数dR 0 、dQ 0も付随して供給されて来る。 0 (X) and variables dR 0, dQ 0 even come supplied concomitantly.
従って、初期値であるS(X)及びX 2tの係数等が全部供給されて来るまでに33T cを要するが、本例では互除ユニット(43A)〜(43H)における遅延時間が夫々4T cであり遅延用レジスタ(44)における遅延時間が1T cであるため、互除ユニット(43A)から遅延用レジスタ(4 Therefore, until the coefficients of the initial value S (X) and X 2t like come supplied all require 33T c, but the delay time in each 4T c in mutual division unit in this example (43A) ~ (43H) since the delay time in the delay register (44) has a 1T c, delay register from mutual division unit (43A) (4
4)までの全遅延時間は33(=4・8+1)T cとなり、 4) the total delay time until the 33 (= 4 · 8 + 1 ) T c , and the
それら係数が全部供給されて来るまでに要する時間に等しく設定されている。 They coefficient is set equal to the time required for coming supplied entirely.

そこで、本例では第2図Bに示す如く、送信符号語I, Therefore, in this embodiment, as shown in Fig. 2 B, a transmission codeword I,
11,III,‥‥の受信終了後から33T cの期間(46A),(46 11, III, period 33T c after the end of reception of ‥‥ (46A), (46
B),(46C),‥‥にはデータセレクタ(42)によってS(X)及びX 2tの係数等より成る33組の初期データを先頭の互除ユニット(43A)に供給する。 B), (46C), supplies 33 sets of initial data comprising such factor S (X) and X 2t by the data selector (42) to ‥‥ the beginning of mutual division unit (43A). これにより互除ユニット(43A)から遅延レジスタ(44)にはそれら3 Thus they delay register from mutual division unit (43A) (44) 3
3組のデータの中間処理データが格納される。 Intermediate processing data of three sets of data is stored.

次に、データセレクタ(42)を切替えてその遅延用レジスタ(44)から出力されるデータをその先頭の互除ユニット(43A)に供給する如くなす。 Next, eggplant as to supply data outputted from the delay register by switching the data selector (42) (44) at the head of the mutual division unit (43A). これにより第2図 Figure 2 This
C,D及びEに示す如く、期間(46A)に続く33T cの期間(47A),(48A)及び(49A)に互除ユニット(43A)と遅延用レジスタ(44)との間に保持されていた33組の中間処理データは夫々互除ユニット(43A)〜(43H)、遅延用レジスタ(44)、データバス(45)及びデータセレクタ(42)によって形成されるループを1周ずつ移動して処理される。 C, as shown in D and E, a period of 33T c following the period (46A) (47A), is held between the (48A) and mutual division unit (49A) (43A) and a delay register (44) 33 sets of intermediate processing data respectively mutual division units (43A) ~ (43H), the delay register (44), a data bus (45) and the loop formed by the data selector (42) to move one round processing It is. そして、第2図Fに示す如く、期間(49 Then, as shown in FIG. 2 F, period (49
A)に続く33T cの期間(50A)にデータバス(45)の一部(45a)を介して遅延用レジスタ(44)の出力ポートから誤り位置多項式σ(X)及び誤り評価多項式ω(X) Error position polynomial from the output port of the period of 33T c followed by A) (50A) to the data bus (45) a portion of (45a) via a delay register (44) sigma (X) and error evaluation polynomial omega (X )
の係数が取出される。 Coefficient of is taken out. 同様に、期間(46B),(46C), Similarly, the period (46B), (46C),
‥‥に続く各期間においても中間処理データはそのループの中を周回する。 Intermediate processing data even in the period following the ‥‥ the orbiting within the loop.

本例によれば、データバス(41)を介して供給される According to this example, supplied via the data bus (41)
33組の初期データは夫々4回そのループ周回すると共に、このループの中には8個の互除ユニット(43A)〜 33 sets of initial data are each four times while the loop circulation, eight mutual division unit in the loop (43A) ~
(43H)が含まれているため、それら33組の初期データは夫々合計で32個の互除ユニットを通過したと同等になり、正確に誤り位置多項式の係数を求めることができる。 For (43H) are included, those 33 initial set of data is equivalent to have passed the 32 mutual division units respectively total, it is possible to accurately determine the coefficients of the error locator polynomial. この場合、従来例では32個の互除ユニットが必要であるのに対して、本例ではその1/4の8個の互除ユニット(43A)〜(43H)を使用するだけでよいため、回路規模を大幅に小型化できる利益がある。 In this case, since the related art has an are required 32 mutual division units, it is only in this example uses eight mutual division units of 1/4 (43A) ~ (43H), the circuit scale there are benefits to be significantly miniaturized.

更に本例においては第2図に示す如く、受信符号語I, As shown in FIG. 2 in addition, the present embodiment, the received code word I,
II,III,‥‥の受信終了後から夫々132(=32×4)T cの遅延時間で誤り位置多項式σ(X)の係数が得られているが、これは第18図に示した従来方式を用いた場合の遅延時間128T cに比べてほぼ等しい遅延時間である。 II, conventional III, although the coefficient of each 132 after the end of reception of ‥‥ (= 32 × 4) T by the delay time of the c the error position polynomial sigma (X) is obtained, which is shown in FIG. 18 it is substantially equal to the delay time than the delay time 128T c in the case of using the method. 従って、本例によれば回路規模を1/4に小型化しても遅延時間がほとんど変わらない利益がある。 Therefore, even when the size of a quarter of the circuit scale according to the present embodiment has benefits almost unchanged delay time. また、本例のアイドタイムITは第2図に示す如く150T cから132T cを引いた時間であり、第18図例と比べて大幅に短縮されている。 Moreover, idle time IT in this example is the time obtained by subtracting the 132T c from 150T c as shown in FIG. 2, it is greatly reduced as compared with the first 18 illustrated example.

第1図例を一般化して、符号長がn、訂正可能なシンボル数がtの場合について必要な互除ユニットの数等について考察する。 The first illustrated example to generalize, code length n, number of correctable symbols is considered the number or the like of the mutual division units required for the case of t. この場合、シンドローム多項式S In this case, the syndrome polynomial S
(X)及び多項式X 2tの係数等が(2t+1)組あるので、一連の互除ユニットを繰返して使用できる回数の最大値R Mは、並列処理する場合を除いて R M =int(n/(2t+1)) ‥‥(28) となる。 (X) and since the coefficient or the like of the polynomial X 2t is (2t + 1) sets a certain maximum value R M of the number of times that can be used repeatedly a series of mutual division units, R M = int (n / except when parallel processing ( 2t + 1)) ‥‥ is (28). int(A)はAを超えない整数を意味する。 int (A) is an integer that does not exceed the A. また、一連の互除ユニットをR回繰返して使用する場合には、その一例の互除ユニットの数Gは G=int((2t−1)/R)+1 ‥‥(29) となり、それら一連の互除ユニットで1回(1周)の処理を行うのに必要なクロックパルス単位の時間T CKの上限T Uは T U =int((n−1)/R)+1 ‥‥(30) となる。 Also, a series of mutual division unit when used repeatedly R times the number G of mutual division unit of the example is G = int ((2t-1) / R) +1 ‥‥ (29) next to their series of mutual division the upper limit T U time T CK of the clock pulse units required to perform processing once the unit (one turn) is T U = int ((n- 1) / R) +1 ‥‥ (30). 更に、初期の係数等を(2t+1)組供給しなければならないので、その時間T CKの下限T Dは T D =2t+1 ‥‥(31) となる。 Furthermore, since it is necessary the initial coefficients or the like (2t + 1) sets of supply, the lower limit T D of the time T CK becomes T D = 2t + 1 ‥‥ ( 31). 従って、式(29)より繰返して使用する回数R Therefore, the number used repeatedly from equation (29) R
を多くすれば一例の互除ユニットの数Gは最小で1個にすることができる。 The number G of example mutual division unit if many may be reduced to one a minimum. この場合、遅延時間T CKをT D ≦T CK In this case, the delay time T CK T D ≦ T CK
T Uの範囲に収めるための遅延用レジスタを設ける如くなす。 Forms as provided delay register for accommodating the range of T U.

因みに第1図例の如くn=150、t=16の場合には、 Incidentally in the case of n = 150, t = 16 as in the first illustrated example, the
R=int(150/33)=4,G=int(31/4)+1=8、T U =i R = int (150/33) = 4 , G = int (31/4) + 1 = 8, T U = i
nt(149/4)+1=38、T D =33となり、これらの条件は夫々充足されている。 nt (149/4) + 1 = 38 , T D = 33 , and the these conditions are respectively fulfilled.

尚、最終的に誤り位置多項式等を取出すのは互除ユニット同士の接続部(第1図例では、例えば互除ユニット(43E)と(43F)との間)でもよい。 Incidentally, (in FIG. 1, for example between mutual division unit and (43E) and (43F)) finally connecting portion between the mutual division units fetch the error locator polynomial and the like may be used.

G 3互除ユニットのより具体的な構成の説明 (第3図、第4図) 第1図例ではデータの遅延時間が4クロック(4T c More description of the specific structure of G 3 mutual division unit (Figure 3, Figure 4) the delay time of the data in Figure 1 example 4 clock (4T c)
の互除ユニット(43A)〜(43H)が使用されているが、 Although the mutual division unit (43A) ~ (43H) is used,
このように遅延時間が4T cの互除ユニットの具体的な同期式の構成例を第3図に示し、この第3図において第14 A specific example of the configuration of the synchronous type mutual division units of such delay time is 4T c shown in FIG. 3, 14 in the Figure 3
図に対応する部分及び信号には同一符号を付してその詳細な説明を省略する。 The parts and signals corresponding to Fig detailed explanation thereof will be denoted by the same reference numerals.

この第3図において、(51)〜(68)は夫々D型フリップフロップよりなる遅延レジスタ、(69)〜(74)は夫々2入力のデータセレクタであり、データセレクタの対(69),(70)、対(71),(72)及び対(73), In the FIG. 3, (51) - (68) are delay registers consisting each D-type flip-flop, (69) - (74) is a data selector respectively two inputs, a pair of data selectors (69), ( 70), pairs (71), (72) and counter (73),
(74)が夫々第14図のスイッチ回路(29),(30)及び(31)に対応する。 (74) the switching circuit of each FIG. 14 (29), corresponding to (30) and (31). (75)は比較回路を示し、この比較回路(75)はdR i −dQ i ≧0のときにローレベル“0"となりdR i −dQ i <0のときにハイレベル“1"となる比較信号 (75) shows a comparison circuit, the comparison circuit (75) becomes a high level "1" when the dR i -dQ i ≧ low level "0" dR i -dQ i <0 when 0 Comparison signal
REVを生成し、この比較信号REVをアンドゲート(77)の一方の入力端子に供給する。 It generates REV, and supplies the comparison signal REV to one input terminal of the AND gate (77). (76)はゼロ検出回路を示し、このゼロ検出回路(76)は多項式R i-1 (X)の係数が0になったときのみハイレベル“1"となるゼロ検出信号RZを生成し、この信号RZをアンドゲー(77)の他方の負論理の入力端子に供給し、このアンドゲート(77)の出力信号をレジスタ(58)にて保持して信号CRSとなし、この信号CRSでデータセレクタ(69)〜(74)の切替えを制御する。 (76) is a zero detection circuit, the zero detection circuit (76) generates a zero detection signal RZ which becomes high level only "1" when the coefficients of the polynomial R i-1 (X) is 0, supplies the signal RZ to the other negative logic input terminal of Andoge (77), the signal CRS ungated holds the output signal of the aND gate (77) in register (58), the data selector in the signal CRS (69) for controlling the switching of ~ (74).

また、データセレクタ(71)の入力側にレジスタ(5 Further, the input side of the data selector (71) register (5
4)を設け、このデータセレクタ(71)の出力側にレジスタ(59),(63)を設け、同様にデータセレクタ(7 4) is provided, the output side to the register (59 of the data selector (71)), (63) is provided, likewise the data selector (7
2)〜(74)の前後にもレジスタを設ける。 2) to also provide a register before and after (74). そして、スタートフラグ信号SFをレジスタ(26),(51),(52) Then, register the start flag signal SF (26), (51), (52)
及び(53)を介して順次フラグ信号SF1,SF2,SF3及びSFO And sequential flag signal through the (53) SF1, SF2, SF3 and SFO
に変換し、フラグ信号SF1でレジスタ(58)を制御し、 Converted to, and controls the register (58) a flag signal SF1,
フラグ信号SF3でレジスタ(36),(67)及び(68)を制御し、他のレジスタはクロックパルスCKによって制御する。 Register flag signal SF3 (36), controls (67) and (68), the other registers are controlled by the clock pulse CK. この場合、途中の信号を夫々第3図に示す符号で指示し、変数dR i-1 ,dQ i-1及び多項式R i-1 (X)〜μ i-1 In this case, indicated by reference numeral showing an intermediate signal respectively Figure 3, the variable dR i-1, dQ i- 1 and the polynomial R i-1 (X) ~μ i-1
(X)として第17図の互除ユニット(25A)へ供給されている変数dR 0 dQ 0及び多項式R 0 (X)〜μ (X)を仮定すると(即ち、Q i-1 (X)=Q 0 (X)=X 4 )、クロックパルスCKに同期して第3図の各部信号は第4図に示す如く変化する。 Mutual division unit of FIG. 17 as (X) assuming a variable is supplied to the (25A) dR 0 dQ 0 and polynomial R 0 (X) ~μ 0 ( X) ( i.e., Q i-1 (X) = Q 0 (X) = X 4 ), each unit signal of FIG. 3 in synchronism with the clock pulse CK is changed as shown in Figure 4. 尚、このクロックパルスCKの周波数は20 The frequency of the clock pulse CK is 20
MHz程度が想定されている。 About MHz is assumed.

この第4図において、多項式R i (X)〜μ (X)の係数は多項式R i-1 (X)〜μ i-1 (X)の係数に対して4 In the Figure 4, the coefficient of the polynomial R i (X) ~μ i coefficient (X) is the polynomial R i-1 (X) ~μ i-1 (X) 4
T c遅れて生成されている。 T c late have been generated. 従って、第3図例の遅延時間は4T cであることが分かる。 Therefore, it can be seen the delay time of FIG. 3 example is 4T c. 尚、この第4図のタイミングチャートは、除算器(33)における有限体の元同士の除算が1T c内に終了すること及び乗算器(37)と加算器(34)とによる有限体の元同士の乗加算が1T c内に終了することを前提としている。 Note that the timing chart of FIG. 4 is a divider that divides the original between the finite field is completed within 1T c in (33) and a multiplier (37) and an adder (34) and the finite field elements by multiplication and addition of each other are assumed to be completed within 1T c.

G 4互除ユニットの他の例の説明(第5図〜第8図) 互除ユニットの他の例につき第5図を参照して説明する。 G 4 Description of another example of the mutual division unit (FIG. 5-FIG. 8) Another example of mutual division units per Referring to Figure 5 will be described. 本例は有限体の元同士の除算に2T cを消費する構成例であり、この第3図に対応する部分には同一符号を付して示す第5図において、先ずレジスタ(53)の後に更に遅延レジスタ(88)を設け、レジスタ(53)より出力されるフラグ信号SF4によってレジスタ(36),(67) This example is a configuration example consumes 2T c to the division of the original between the finite field, in Figure 5 where the same reference numerals are assigned to portions corresponding to the FIG. 3, first, after the register (53) Furthermore a delay register (88), the flag signal SF4 outputted from the register (53) registers (36), (67)
及び(68)を制御する。 And controlling (68).

また、データセレクタ(71)の出力ポートをレジスタ(78)を介して除算器(33)に接続し、その出力ポートを更にレジスタ(79),(80)及び(59)を介して加算器(34)に接続し、データセレクタ(72)の出力ポートをレジスタ(81)を介して除算器(33)に接続し、その出力ポートを更にレジスタ(82),(83)及び(60)を介して乗算器(37)に接続する。 Further, the output port of the data selector (71) via a register (78) connected to the divider (33), further registers its output port (79), the adder via (80) and (59) ( connect to 34), the output port of the data selector (72) via a register (81) connected to the divider (33), the output port further register (82), via (83) and (60) Te connected to the multiplier (37). この場合、レジスタ(78)及び(81)はフラグ信号SF2によって制御する如くなす。 In this case, register (78) and (81) are formed as controlled by the flag signal SF2. 同様に、データセレクタ(73)と加算器(35) Similarly, the data selector (73) and the adder (35)
との間にレジスタ(84),(85)及び(61)を配し、データセレクタ(74)と乗算器(38)との出にレジスタ(86),(87)及び(62)を配する。 Register (84) between, arranged (85) and (61), a multiplier data selector (74) (38) and out register (86), which arrangement (87) and (62) . また、第5図例の第3図例と同じ条件下でのタイミングチャートを第6図に示す。 Also shows the timing chart under the same conditions as FIG. 3 example of Figure 5 example in Figure 6. 本例によれば除算に1T cだけ多く要しているため、全体の遅延時間が5T cになっていることが分かる。 Since it takes only 1T c to the division according to the number present embodiment, it can be seen that the delay time of the whole is 5T c.

また、第5図例を変形した例の要部を第7図に示し、 Also shows an essential part of an example obtained by modifying the fifth illustrated example in Figure 7,
この第7図において、レジスタ(59)と加算器(34)との間、レジスタ(60)と出力ポートとの間及び乗算器(37)と加算器(34)との間に夫々パイプライン処理用のレジスタ(89),(90)及び(91)を配する。 In this Figure 7, each pipeline between between the register (60) between the output port and a multiplier (37) and the adder (34) of a register (59) and an adder (34) register use (89), which arrangement (90) and (91). この第7図例によれば、レジスタ(36)に商が確定した後に、 According to FIG. 7 example, after the quotient is established in the register (36),
乗算と加算とが1クロックサイクルずつに分けて確実に実行される。 Multiplication and an addition are performed reliably divided into by one clock cycle.

また、第7図例を変形した例の要部を第8図に示し、 Also shows an essential part of an example in which a modification of the seventh illustrated example in FIG. 8,
この第8図において、レジスタ(89)と加算器(34)との間のレジスタ(94)を配し、レジスタ(36)と乗算器(37)との間に有限体の元の表現をベクトル表現から行列表現に変換する行列変換回路(92)及びレジスタ(9 In the Figure 8, the vector of the original representation of the finite field during arranged registers (89) and an adder (34) registers between the (94), a register (36) and a multiplier (37) matrix conversion circuit for converting the matrix representation from expression (92) and the register (9
3)を接続し、レジスタ(60)と(90)との間にレジスタ(95)を追加する。 3) Connect, add register (95) between the register (60) and (90). この第8図例は特開昭60−144834 The eighth illustrated example is JP-A-60-144834
号公報にて開示されている有限体の行列表現を用いた乗算方式及びパイプライン方式を適用することによって、 By applying a multiplication scheme and pipelining using matrix representation of the finite field which are disclosed in JP,
乗算速度を高速化したものである。 The multiplication rate is obtained by faster.

尚、上述実施例においては除算器(33)が使用されているが、除算器を使用せずに乗算器の数を増して互除ユニットを構成することもできる。 Although the divider (33) is used in the above embodiment, it is also possible to configure the mutual division unit by increasing the number of multipliers without a divider.

このように本発明は上述実施例に限定されず、本発明の要旨を逸脱しない範囲で種々の構成を採り得ることは勿論である。 Thus, the present invention is not restricted to the above-described embodiments, it should be understood that various configurations without departing from the gist of the present invention.

H 発明の効果 本発明によれば、互除ユニットを繰返して使用することができるため、互除ユニットの数を減らして全体の回路規模を大幅に小型化できる利益がある。 According to the present invention of the H invention, it is possible to use repeatedly mutual division unit, there is a benefit that can greatly reduce the size of the overall circuit scale by reducing the number of mutual division unit.

また、繰り返し使用回数をできるだけ多くするという要請のために各互除ユニットでのデータ遅延時間が制約される条件のもとでも、遅延手段の存在により、一連の互除ユニットで1回の処理を行うのに必要なクロックパルス単位の時間を、初期多項式及びその係数を全部供給するのに要する時間以上にすることができる。 Further, even under conditions in which the data delay time in each mutual division unit is constrained to request that as much as possible the repeated number of uses, the presence of the delay means, for performing one processing a series of mutual division unit clock pulse unit of time required for the can be made to take more than an hour to provide all initial polynomials and their coefficients.

特に、符号長をn、誤り訂正可能なシンボル数をtとしたときに、n≫tで且つtが比較的大きい値である様な場合に本発明は有効である。 In particular, code length n, when an error correctable number of symbols was t, present invention and when t is given as a relatively large value in n»t is valid.

【図面の簡単な説明】 BRIEF DESCRIPTION OF THE DRAWINGS

第1図は本発明の一実施例の誤り位置多項式の導出回路を示す構成図、第2図は第1図例の動作の説明に供するタイミングチャート図、第3図は一実施例の互除ユニットを示す構成図、第4図は第3図例の動作の説明に供するタイミングチャート図、第5図は互除ユニットの他の例を示す構成図、第6図は第5図例の動作の説明に供するタイミングチャート図、第7図は第5図例の変形例の要部を示す構成図、第8図は第7図例の変形例を示す構成図、第9図は誤り訂正符号のデコーダの全体構成を示す構成図、第10図は従来の誤り位置多項式の導出回路を示す構成図、第11図は従来のユークリッドの互除法によるアルゴリズムを示すフローチャート図、第12図は従来の改善された誤り位置多項式の導出回路を示す構成図、 Diagram showing the derivation circuit of the error locator polynomial of an embodiment of Figure 1 the present invention, FIG. 2 is a timing chart illustrating the operation of Figure 1 embodiment, Figure 3 is mutual division unit of an embodiment configuration diagram showing a fourth diagram the timing chart illustrating the operation of Figure 3 example, Figure 5 is a configuration diagram showing another example of the mutual division unit, Figure 6 an explanation of the operation of the FIG. 5 example timing chart diagram for, FIG. 7 is block diagram showing a main part of a modification of the fifth illustrated example, FIG. 8 is a configuration diagram showing a modification of the seventh illustrated example, FIG. 9 is a decoder of the error correcting code diagram showing the overall configuration of a configuration diagram FIG. 10 showing the derivation circuit of a conventional error locator polynomial, FIG. 11 is a flowchart showing an algorithm of the conventional Euclidean algorithm, Figure 12 is a conventional improved diagram showing the derivation circuit of the error locator polynomial,
第13図は従来の改善されたユークリッドの互除法によアルゴリズムを示すフローチャート図、第14図は本発明の一実施例で使用する互除ユニットを示す構成図、第15図は第14図例の従来方式の接続例を示す構成図、第16図は本発明の一実施例で使用する改善されたユークリッドの互除法によるアルゴリズムを示すフローチャート図、第 Figure 13 is a flowchart showing an algorithm by the Euclidian that are conventional improved, FIG. 14 is a configuration diagram showing a mutual division unit used in one embodiment of the present invention, FIG. 15 of the 14 illustrated example diagram showing a connection example of the conventional method, FIG. 16 is a flowchart showing Euclid an algorithm by which improved used in one embodiment of the present invention, the
17図は第14図例を従来方式で接続して構成した誤り位置多項式の導出回路を示す構成図、第18図は従来方式の動作の説明に供するタイミングチャート図である。 17 Figure is a configuration diagram showing a derivation circuit of the error position polynomial constituted by connecting in a conventional manner the first 14 illustrated example, FIG. 18 is a timing chart illustrating the operation of the conventional method. (33)は除算器、(34),(35)は夫々加算器、(3 (33) divider, (34), (35) are each adder, (3
7),(38)は夫々乗算器、(42)はデータセレクタ、 7), (38) are each multiplier (42) is a data selector,
(43A)〜(43H)は夫々互除ユニット、(44)は遅延用レジスタ、(45)はデータの帰還用のデータバス、(6 (43A) ~ (43H) are each mutual division units, (44) a delay register (45) is a data bus for the return of data, (6
9)〜(74)は夫々データセレクタ、(75)は比較回路、(76)はゼロ検出回路である。 9) - (74) are each data selector (75) is a comparison circuit, (76) is a zero detection circuit.

フロントページの続き (56)参考文献 特開 昭63−316525(JP,A) 特開 平3−195217(JP,A) 特開 昭63−164629(JP,A) 特開 昭63−164627(JP,A) 特開 昭63−164625(JP,A) IEEE Trans. Front page of the continuation (56) Reference Patent Sho 63-316525 (JP, A) JP flat 3-195217 (JP, A) JP Akira 63-164629 (JP, A) JP Akira 63-164627 (JP , A) JP Akira 63-164625 (JP, A) IEEE Trans. on Com p. on Com p. ,Oct. , Oct. 1989,Vol. 1989, Vol. 38,N o. 38, N o. 10,P. 10, P. 1473−1478 (58)調査した分野(Int.Cl. 6 ,DB名) H03M 13/00 - 13/22 1473-1478 (58) investigated the field (Int.Cl. 6, DB name) H03M 13/00 - 13/22

Claims (1)

    (57)【特許請求の範囲】 (57) [the claims]
  1. 【請求項1】第1の入力多項式R i-1 (X)を因子に含む多項式を第2の入力多項式Q i-1 (X)で除したときの商及び剰余R i (X)を求めると共に上記商及び第3の入力多項式λ i-1 (X)よりそれまでの全体の商λ (X) 1. A seek first input polynomial R i-1 the polynomial comprising (X) in the Factor second input polynomial Q i-1 quotient obtained by dividing the (X) and the remainder R i (X) the quotient and the third input polynomial lambda i-1 overall quotient from (X) until it lambda i with (X)
    を求め、上記剰余R i (X)、上記第1の入力多項式R i-1 Look, the remainder R i (X), the first input polynomial R i-1
    (X)又は第2の入力多項式Q i-1 (X)及び上記全体の商λ (X)をそれぞれ第1の出力多項式、第2の出力多項式及び第3の出力多項式となす1個または縦続接続された複数個の互除ユニットと、 一方の入力ポートに上記第1、第2及び第3の入力多項式R i-1 (X)、Q i-1 (X)及びλ i-1 (X)の夫々の初期多項式が供給され出力データが上記1個の互除ユニット又は上記複数個の内の先頭の互除ユニットに供給されるデータ選択手段と、 上記1個の互除ユニットの出力データ又は上記複数個の内の後端の互除ユニットの出力データを上記データ選択手段の他方の入力ポートに供給する帰還手段と、 上記1個又は縦続接続された複数個の互除ユニットで1 (X) or the second input polynomial Q i-1 (X) and the first overall quotient lambda i (X) is the respective output polynomials, one forms the second output polynomial and the third output polynomial or a plurality of mutual division units connected in cascade, one of the first to the input port, the input polynomial of the second and 3 R i-1 (X) , Q i-1 (X) and λ i-1 (X and data selection means for each of the initial polynomials are supplied output data is supplied to the beginning of the mutual division unit among the one mutual division units or the plurality above), the output data or said plurality of said one mutual division units and other feedback means for supplying to an input port of the data selecting means outputs data of mutual division units of the rear end of the pieces, 1 in the above one or cascaded plurality of mutual division unit
    回の処理を行うのに必要なクロックパルス単位の時間を、訂正可能なシンボル数をtとして2t+1以上にするための遅延手段とを有し、 上記1個又は縦続接続された複数個の互除ユニットを夫々複数回使用する様にしたことを特徴とするユークリッドの互除回路。 The times processing clock pulse units required to perform the time, the number of correctable symbols and a delay means for the 2t + 1 or more as t, the one or cascaded plurality of mutual division unit Euclidean mutual division circuit, wherein a was set to use each multiple times.
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