JP2649059B2 - Decoding device for superposition code - Google Patents
Decoding device for superposition codeInfo
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は誤り訂正符号の一種である重畳符号の復号
装置に関し、特に復号において受信語内部の重みを判定
し、この判定に従って復号すべき受信語を選択する方式
に関するものである。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a decoding device for a superposition code, which is a type of error correction code, and in particular, determines a weight inside a received word in decoding, and receives a signal to be decoded according to this determination. It relates to a method of selecting words.
［従来の技術］ 第４図は従来の符号化装置の構成を示すブロック図で
あって、図において（１）、（４）はそれぞれ符号化回
路、（２）、（３）、（５）はそれぞれ符号を一時記憶
するレジスタ、（６）は排他的論理和回路である。[Prior Art] FIG. 4 is a block diagram showing the configuration of a conventional encoding apparatus, in which (1) and (4) denote encoding circuits, (2), (3) and (5), respectively. Is a register for temporarily storing a code, and (6) is an exclusive OR circuit.
Ｋビットの入力信号はｋ＋ｋ′ビットに分けられ、ｋ
ビットは符号化回路（１）によって符号FR（n,k,d）に
符号化されｋ′ビットは符号化回路（４）によって符号
FO（n,k′,d′）に符号化される。ここにｎは符号の全
ビット数、d,d′はそれぞれ符号間距離である。一般に
ｄ′≧2dに選ぶことによって、ｄ′/2ビット以下の
誤りを訂正することができる。ここにｄ′/2で示す
数はｄ′/2以下で最大の整数である。The K-bit input signal is divided into k + k 'bits,
The bits are coded by a coding circuit (1) into a code F R (n, k, d), and the k ′ bits are coded by a coding circuit (4).
F O (n, k ′, d ′). Here, n is the total number of bits of the code, and d and d 'are the distances between the codes. Generally, by selecting d ′ ≧ 2d, an error of d ′ / 2 bits or less can be corrected. Here, the number indicated by d '/ 2 is the largest integer below d' / 2.
符号FRと同一の符号を符号FLとし、FLとFOとの排他的
論理和をLHとし、FRをそのままRHとして2nビットの信号
を送出する。The sign F R and the same reference numerals and symbols F L, the exclusive OR of the F L and F O and L H, sends a signal of 2n bits F R as it R H.
第５図は第４図の符号化装置に対応する復号装置であ
って、図において（11），（12），（14），（17）はそ
れぞれレジスタ、（13），（18）はそれぞれ排他的論理
和回路、（15）は復号回路、（16）は符号化回路であ
る。FIG. 5 shows a decoding device corresponding to the encoding device shown in FIG. 4, in which (11), (12), (14) and (17) are registers, and (13) and (18) are An exclusive OR circuit, (15) is a decoding circuit, and (16) is an encoding circuit.
第４図に示す符号RH,LHが伝送されて復号装置に到る
ときは誤りを含んでいる可能性があるのでこれらを
RH′,LH′で表し、それぞれレジスタ（11），（12）に
一時記憶される。When the codes R H and L H shown in FIG. 4 are transmitted and reach the decoding device, they may contain errors.
They are represented by R H ′ and L H ′ and are temporarily stored in the registers (11) and (12), respectively.
RH′とLH′との排他的論理和から、FOに相当するFO′
が得られる。符号化装置に関して説明したように、符号
FOは誤り訂正能力が大きいので、FO′は復号可能な確率
が多い。以下の説明はFO′が復号できたとして説明す
る。復号回路（15）により正しいｋ′ビットを得たとす
ると、この正しいｋ′ビットから符号化回路（16）によ
り正しい符号FOを再生することができる。次にLH′とFO
との排他的論理和によりFLに相当するFL′を得る。RH′
はそのままFR′であり、本来FRはFLであるからFR′,
FL′のうちいずれか復号し易い方を用いて復号して正し
いｋビットを得る。From exclusive OR of the R H 'and L H', F O 'corresponding to the F O
Is obtained. As described for the encoding device, the code
Since F O has a large error correction capability, F O ′ has a high probability of being decodable. In the following description, it is assumed that F O ′ has been successfully decoded. 'When obtain a bit, the correct k' correct k by the decoding circuit (15) can be reproduced the correct sign F O bits by the encoding circuit (16). Next, L H ′ and F O
Obtain F L 'corresponding to F L by exclusive OR of the. R H ′
Is F R ′ as it is, and since F R is originally F L , F R ′,
Obtain a correct k bits by decoding using the more easily set to decode one of the F L '.
［発明が解決しようとする課題］ 従来の装置では以上のように符号化してから復号する
ので、FR′とFL′が同様に生成多項式で割り切れ、また
は両者とも割り切れず同様な誤りビット数を示したとき
FR′とFL′のいずれを選択するかを決定することができ
ないが、このような場合でも何れか一方が、より正しい
場合があり、その判定ができない点が従来の装置の問題
点となっていた。[Problems to be Solved by the Invention] Since the conventional apparatus performs encoding and decoding as described above, F R ′ and F L ′ are similarly divisible by a generator polynomial, or both are indivisible and have the same number of error bits. When
Although it is not possible to determine which of F R ′ and F L ′ to select, even in such a case, either one may be more correct and the determination cannot be made. Had become.
この発明は従来のものにおける上述の課題を解決する
ためになされたもので、FR′とFL′のいずれを選択すべ
きかを容易に決定することが出来る復号装置を得ること
を目的としている。The present invention has been made to solve the problems described above in the prior art, it is an object to obtain a decoding device that can be easily determined whether to select one of F R 'and F L' .
［課題を解決するための手段］ この発明では符号FRにパリティビットを付加したもの
をRHとし、RHを受信して得たRH′のパリティ検査の結果
を一つのファクタとしていずれかの符号を選択するよう
にした。In [Means for Solving the Problems] The present invention was obtained by adding parity bits to the code F R and R H, either as one factor the result of the parity check R H 'obtained by receiving the R H Was selected.
［作用］ FR′とFL′の他の条件が同一のときは、RH′のパリテ
ィ検査の結果によりいずれか一方を選択することができ
る。[Operation] When the other conditions of F R ′ and F L ′ are the same, either one can be selected according to the result of the parity check of R H ′.
［実施例］ 以下、この発明の実施例を図面を用いて説明する。第
１図はこの発明の一実施例を示すブロック図で、図にお
いて第４図と同一符号は同一または相当部分を示し、
（７）はパリティビット付加回路である。従ってこの場
合の符号長は2n＋１ビットになる。Embodiment An embodiment of the present invention will be described below with reference to the drawings. FIG. 1 is a block diagram showing an embodiment of the present invention, in which the same reference numerals as in FIG. 4 denote the same or corresponding parts,
(7) is a parity bit adding circuit. Therefore, the code length in this case is 2n + 1 bits.
第２図はこの発明の復号装置の動作を示すフローチャ
ートであり、（s1）〜（s14）はそれぞれのステップを
示す。但し、紙面の大きさの都合上第２図（Ａ）、第２
図（Ｂ）に分けて示す。第３図は第２図の各ステップを
実行する回路を表すブロック図である。但し、ステップ
（s3）を実行する部分は第５図に示す従来の回路と同様
であるので省略してある。第３図において（31は）FL′
の除算回路、（32）はFR′の除算回路、（33）はパリテ
ィ判定回路、（34）は選択回路、（35）は復号回路であ
る。FIG. 2 is a flowchart showing the operation of the decoding apparatus of the present invention, and (s1) to (s14) show respective steps. However, due to the size of the paper, FIG.
This is shown separately in FIG. FIG. 3 is a block diagram showing a circuit for executing each step of FIG. However, the step for executing step (s3) is the same as the conventional circuit shown in FIG. In FIG. 3, (31) is FL ′.
, A division circuit for F R ′, (33) a parity determination circuit, (34) a selection circuit, and (35) a decoding circuit.
第２図においてステップ（s2）ではパリティ判定回路
（33）でRH′のパリティ検査を行いその結果を選択回路
（34）に入力して一時記憶する。ステップ（s3）は第５
図について説明した通りである。ステップ（s4）では回
路（31），（32）でFL′,FR′をそれぞれ生成多項式で
除算し、この除算結果とFL′,FR′とを選択回路（34）
に入力して一時記憶する。選択回路（34）はこれらの入
力からステップ（s5），（s6），（s7）の判定を行い、
ステップ（s8）の場合は生成多項式で割り切れる方を選
択し、ステップ（s9）の場合はFL′を選択、ステップ
（s10）の場合はFR′を選択、ステップ（s13）の場合は
誤りビット数の少ない方を選択、ステップ（s14）の場
合で、FR′の誤りビット数とRH′のパリティ検査の結果
が矛盾しないときはFR′を、それ以外の場合はFL′を復
号する。復号回路（35）は選択回路（34）の選択した符
号を復号して正しいｋビットを得る。このビットと第５
図に示す復号回路（15）の出力ｋ′ビットとからｋ＋
ｋ′ビットの復号信号を得る。In FIG. 2, in step (s2), the parity check circuit (33) performs a parity check on R H ′, and inputs the result to a selection circuit (34) for temporary storage. Step (s3) is the fifth
This is as described for the figure. Step (s4) the circuit (31), (32) at F L ', F R' is divided by the respective generator polynomial and the division result and F L ', F R' and a selection circuit (34)
And store it temporarily. The selection circuit (34) determines the steps (s5), (s6), and (s7) from these inputs,
For step (s8) to select whichever divisible by the generator polynomial, 'select, F R in the case of step (s10)' F L For step (s9) select, error in the case of step (s13) The smaller number of bits is selected. In step (s14), if the number of error bits of F R 'and the result of the parity check of R H ' do not contradict, F R '; otherwise, F L ' Is decrypted. The decoding circuit (35) decodes the code selected by the selection circuit (34) to obtain correct k bits. This bit and the fifth
From the output k 'bits of the decoding circuit (15) shown in FIG.
A k'-bit decoded signal is obtained.
このような構造になっているので、ｄ′/2ビット
以上の誤りについてもFO′は復号可能な場合が多く、
FO′が復号できれば、FR′あるいはFL′の誤りビット数
の内どちらかがｄ′/2」以下ならば、誤り訂正が可能
となる。With such a structure, F O ′ is often decodable even for errors of d ′ / 2 bits or more,
'If decoding, F R' F O 'either of the number of error bits of d' or F L if / 2 "or less, thereby enabling error correction.
［発明の効果］ 以上のようにこの発明によればFL′とFR′を生成多項
式で除算した剰余と、RH′のパリティから、どちらの符
号を選択するかを決定するアルゴリズムを確立したの
で、重畳符号により高度の誤り訂正能力を持った復号装
置を実現することができるという効果がある。Established according to above [Effect of the Invention] This invention 'and F R' F L and remainder of division by the generator polynomial and the algorithm to determine the parity of R H ', to choose the code Therefore, there is an effect that a decoding device having a high error correction capability can be realized by the superposition code.
【図面の簡単な説明】 第１図はこの発明の符号化装置の構成を示すブロック
図、第２図はこの発明の復号装置の動作を示すフローチ
ャート、第３図はこの発明の復号装置の一実施例を示す
ブロック図、第４図は従来の符号化装置を示すブロック
図、第５図は従来の復号装置の構成を示すブロック図。 （１），（４），（16）……それぞれ符号化回路、
（２），（３），（５），（11），（12），（17）……
それぞれレジスタ、（６），（13），（18）……それぞ
れ排他的論理和回路、（15），（35）……それぞれ復号
回路、FR,FL,FO,RH,LH……それぞれ信号。 なお、各図中同一符号は同一または相当部分を示すもの
とする。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a block diagram showing the configuration of an encoding device according to the present invention, FIG. 2 is a flowchart showing the operation of the decoding device according to the present invention, and FIG. FIG. 4 is a block diagram showing a conventional encoding device, and FIG. 5 is a block diagram showing a configuration of a conventional decoding device. (1), (4), (16) ... coding circuits,
(2), (3), (5), (11), (12), (17) ...
Registers, (6), (13), (18) ... exclusive OR circuits, (15), (35) ... decoding circuits, F R , F L , F O , R H , L H ...... Each signal. In the drawings, the same reference numerals indicate the same or corresponding parts.
Claims (1)
し、最初のｋビットについて符号長ｎビット、符号間距
離ｄの誤り制御符号FL（n,k,d）を構成し、残りのｋ′
ビットについて符号長ｎビット、符号間距離ｄ′の誤り
制御符号FO（n,k′,d′）を構成し、FLとFOの各ビット
の排他的論理和をLHとし、上記FLと同一信号であるFRを
RHとし、LHとRHとが送出される重畳符号を復号する重畳
符号の復号装置において、 発信側において上記FRにパリティビットを付加したもの
をRHとして送出し、受信側で受信した信号の上記RHに対
応する部分RH′のパリティ判定を行うパリティ判定回
路、 上記RH′から上記パリティビットを除去したFRに相当す
る部分FR′を生成多項式により除算するFR′の除算回
路、 受信した信号の上記LHに対応する部分LH′と上記FR′と
から上記FOに対応するFO′を生成したこのFO′からｋ′
を復号し、復号したｋ′からFOを再生し、この再生した
FOと上記LH′とからFLに対応する部分FL′を生成し、こ
のFL′を上記生成多項式により除算するFL′の除算回
路、 上記FL′の除算回路も上記FR′の除算回路も共に割り切
れる時は、上記パリティ判定回路の出力がエラーのない
ことを示す場合はFR′から復号し、それ以外の場合は
FL′から復号し、いずれか一方の除算回路だけが割り切
れる時は、割り切れた方の信号から復号し、FL′,FR′
の双方とも割り切れない時はそれぞれの剰余パターンか
ら各信号の誤りビット数を求め、誤りビット数の小さい
方から復号し、誤りビット数が同一の場合には、FR′の
誤りビット数がRH′のパリティと一致する場合はFR′か
ら復号し、それ以外の場合はFL′から復号するよう制御
する選択回路、 を備えたことを特徴とする重畳符号の復号装置。An error control code FL (n, k, d) corresponding to an input signal having an information length of k + k 'bits and having a code length of n bits and an intersymbol distance d for the first k bits is formed. k '
Code length n bits for the bit, 'error control code F O of (n, k' code distance d, d ') constitute an exclusive OR of each bit of F L and F O and L H, the the F L and F R are the same signal
And R H, the decoding apparatus of the superimposed code to decode the superimposed code and the L H and R H is sent, a material obtained by adding parity bits to the F R and sent as R H at the originating side, received at the receiving side F R by dividing the 'parity judgment circuit for performing a parity determination, the R H' part R H corresponding to the R H of the signal by the generating polynomial portion F R 'that corresponds to F R removal of the parity bits from the 'division circuit of the portion L H corresponding to the L H of the received signal' and the F R 'from the corresponding to the F O F O' generated this F O 'from k'
Is decoded, and F O is reproduced from the decoded k ′.
F O and the L H generates a 'from the portion F L corresponding to F L', the division circuit of the 'F L dividing by the generator polynomial' The F L, the F L divider also the F 'of When the division circuit of R ′ is also divisible, if the output of the parity determination circuit indicates that there is no error, decoding is performed from F R ′.
F L 'decoded from, when only one of the divider circuit is divisible decodes from the signals of those who divisible, F L', F R '
If both are not evenly divisible, the number of error bits of each signal is obtained from each remainder pattern, and decoding is performed from the smaller number of error bits. If the number of error bits is the same, the number of error bits of F R ′ is R A decoding circuit for controlling decoding so as to perform decoding from F R ′ when the parity with H ′ is matched and to perform decoding from F L ′ otherwise.
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11688988A JP2649059B2 (en) | 1988-05-16 | 1988-05-16 | Decoding device for superposition code |
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Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01288019A JPH01288019A (en) | 1989-11-20 |
| JP2649059B2 true JP2649059B2 (en) | 1997-09-03 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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1988
- 1988-05-16 JP JP11688988A patent/JP2649059B2/en not_active Expired - Fee Related
Non-Patent Citations (1)
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|---|
| 電子情報通信学会技術研究報告、ＩＴ８６−９１、Ｐ．２１−２４ |
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| JPH01288019A (en) | 1989-11-20 |
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