JP2802849B2 - Probe card warpage correction mechanism - Google Patents

Probe card warpage correction mechanism

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JP2802849B2
JP2802849B2 JP4090255A JP9025592A JP2802849B2 JP 2802849 B2 JP2802849 B2 JP 2802849B2 JP 4090255 A JP4090255 A JP 4090255A JP 9025592 A JP9025592 A JP 9025592A JP 2802849 B2 JP2802849 B2 JP 2802849B2
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probe card
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probe
correction
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弘文 森
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日立電子エンジニアリング株式会社
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】この発明は、ウエハに形成された
LSIに対する検査用のプローブカードに生ずる反りを
補正する機構に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a mechanism for correcting a warp generated in a probe card for testing an LSI formed on a wafer.

【0002】[0002]

【従来の技術】図3(a) において、ウエハ1の表面には
多数のLSIチップ2が形成され、各LSIチップ2の
電子回路パターン2b は外部配線用のパッド端子2a に
接続されている。各LSIチップは1個づつ分割され、
パッド端子2a をリードフレームに接続してLSIデバ
イスが製作される。LSIチップ2は分割される前に、
ウエハに形成された段階でプローブカードにより特性が
検査される。図3(b) は検査に使用されるプローブカー
ドの一例を示し、プローブカード3は円形の基板3の中
心部に開口部3a を設け、その周辺に、パッド端子2a
に対応したプローブピン3b を配列して構成される。各
プローブピン3b は弾性を有し、その先端に探針3c が
植設されている。図3(c) はLSIチップ2の検査方法
を示す。ウエハ1は検査ステージ4に載置され、またプ
ローブカード3は外周がテストヘッド5の下面に固定さ
れる。まずウエハ1を高温(例えば+60°C)に加熱
し、または低温(例えば−50°C)に冷却する。つい
で、図示しないXYZ移動機構により、検査ステージ4
をXまたはY方向に移動して所定のLSIチップ2を開
口部3a の位置に停止し、さらにZ上昇して各パッド端
子2a を対応した探針3c に接触させて検査が行われ
る。
2. Description of the Related Art In FIG. 3A, a large number of LSI chips 2 are formed on the surface of a wafer 1, and electronic circuit patterns 2b of each LSI chip 2 are connected to pad terminals 2a for external wiring. Each LSI chip is divided one by one,
The LSI device is manufactured by connecting the pad terminals 2a to the lead frame. Before the LSI chip 2 is divided,
The characteristics are inspected by the probe card at the stage of being formed on the wafer. FIG. 3 (b) shows an example of a probe card used for inspection. The probe card 3 has an opening 3a at the center of a circular substrate 3 and pad terminals 2a around the opening 3a.
Are arranged by arranging probe pins 3b corresponding to. Each probe pin 3b has elasticity, and a probe 3c is implanted at its tip. FIG. 3C shows a method of inspecting the LSI chip 2. The wafer 1 is placed on the inspection stage 4, and the outer periphery of the probe card 3 is fixed to the lower surface of the test head 5. First, the wafer 1 is heated to a high temperature (for example, + 60 ° C.) or cooled to a low temperature (for example, −50 ° C.). Then, the inspection stage 4 is moved by an XYZ moving mechanism (not shown).
Is moved in the X or Y direction to stop the predetermined LSI chip 2 at the position of the opening 3a, and further rises in Z to bring each pad terminal 2a into contact with the corresponding probe 3c for inspection.

【0003】[0003]

【発明が解決しようとする課題】上記の検査において、
ウエハ1が高温または低温に維持されると、その温度に
影響されてプローブカード3も高温、または低温となっ
てストレスが生ずる。しかし、プローブカード3は外周
がテストヘッド5に固定されているため、低温ではスト
レスは内在するのみであるが、高温の場合はプローブカ
ード自体が伸長して開口部3a の周辺に反りが発生し、
パッド端子2a と探針3c の接触不良の原因となる。図
4はプローブカード3に反りが発生した状態を示し、実
線はプローブカード3が下方に反った場合で、中心部の
探針(イ) はパッド端子2a に接触しているが、中心部よ
り外側の探針(ロ),(ハ) は反り分だけ上昇するとともに外
側に傾斜し、対応するパッド端子2a に接触しない。一
方、点線で示すように、プローブカード3が上方に反っ
た場合は、探針(ロ),(ハ) は内側に傾斜して隣接のパッド
端子2a に接触する恐れがあり、また探針(イ) は上昇す
るために接触しない。上記の反りにより生ずる接触不良
は、プローブピン3b の弾性によりある程度吸収されて
いる。しかし、最近においては集積度がさらに向上した
超LSIにおいては、パッド端子2a の個数が増加した
ため、プローブカードは従来に比較してより大きい直
径、例えば200〜250mmのものが使用されてい
る。このような直径では、発生する反りは数10μmm
に達する。これに対して反りの許容限界は10μmm以
下とされており、プローブピンの弾性によりこの反りは
吸収できない。この発明は以上に鑑みてなされたもの
で、検査温度の上昇によりプローブカード3に生じた反
りを補正する機構を提供することを目的とする。
In the above inspection,
When the wafer 1 is maintained at a high temperature or a low temperature, the probe card 3 becomes high or low temperature under the influence of the temperature, and stress occurs. However, since the outer periphery of the probe card 3 is fixed to the test head 5, only a stress is present at a low temperature, but at a high temperature, the probe card itself expands and warps around the opening 3a. ,
This may cause poor contact between the pad terminal 2a and the probe 3c. FIG. 4 shows a state in which the probe card 3 is warped. The solid line indicates a case where the probe card 3 is warped downward, and the probe (a) at the center is in contact with the pad terminal 2a, but is at a higher position than the center. The outer probes (b) and (c) rise by the amount of the warp and incline outward, and do not contact the corresponding pad terminals 2a. On the other hand, when the probe card 3 warps upward as shown by the dotted line, the probes (b) and (c) may be inclined inward and come into contact with the adjacent pad terminal 2a. B) does not touch to rise. The poor contact caused by the warpage is absorbed to some extent by the elasticity of the probe pin 3b. However, recently, in the VLSI with further improved integration, the number of pad terminals 2a has been increased, so that a probe card having a larger diameter, for example, 200 to 250 mm as compared with the conventional one is used. With such a diameter, the generated warpage is several tens of μm.
Reach On the other hand, the allowable limit of the warp is set to 10 μmm or less, and the warp cannot be absorbed by the elasticity of the probe pin. The present invention has been made in view of the above, and an object of the present invention is to provide a mechanism for correcting a warp generated in a probe card 3 due to an increase in an inspection temperature.

【0004】[0004]

【課題を解決するための手段】この発明はプローブカー
ドの反り補正機構であって、前記のプローブカードの表
面にに配置され検査温度の上昇によりプローブカードに
生ずる反りを検出する反り検出圧電素子と、この反り検
出圧電素子と並列にプローブカードの表面に設けられ前
記表面の反りに対して逆方向の力を与えて補正する反り
補正圧電素子と、反り検出圧電素子が検出した検出電圧
が入力され、この検出電圧と逆位相の補正電圧を発生し
て反り補正圧電素子に供給する補正電圧発生回路とを
えるものである。
SUMMARY OF THE INVENTION The present invention relates to a warp correcting mechanism for a probe card, comprising a warp detecting piezoelectric element disposed on the surface of the probe card for detecting a warp generated in the probe card due to an increase in inspection temperature. , This warp detection
Before being installed on the surface of the probe card in parallel with the piezoelectric element
And the warp correction piezoelectric element for correcting giving backward force against warping of serial surface, the detection voltage anti Ri detecting piezoelectric element detects
Bei There is input, a correction voltage generation circuit for supplying a correction voltage of the detection voltage and the opposite phase generated in the warp correction piezoelectric element
It is something.

【0005】[0005]

【作用】一般に圧電素子は、加わった外力によりの歪み
(反り)を生じ、これに相当する電圧を発生する。この
反対に電圧を加圧すると反りを生ずる。よって反りによ
り発生した電圧に対して、その反対の反りを生ずる電
圧、すなわち逆位相の電圧を与えることにより反りを補
正することができる筈である。この原理により、上記の
反り補正機構においては、検査温度の上昇により生じた
プローブカードの反りを反り検出圧電素子が検出し、反
りに応じた検出電圧を出力する。検出電圧は補正電圧発
生回路に入力し、これと逆位相の補正電圧が発生して反
り補正圧電素子に供給され、プローブカードの反りに対
して逆方向の力が与えられる。両圧電素子はプローブカ
ードの表面に並列に配設されているので、プローブカー
ドに対して等量の作用をなして反りが零またはこれの近
くに補正され、各プローブピンの探針が対応したパッド
端子に良好に接触する。
In general, a piezoelectric element generates a distortion (warp) due to an applied external force, and generates a voltage corresponding thereto. That may arise from the warp and pressurize the voltage to the opposite. The voltage generated by the warp I O, voltage generated a warp of the opposite, that is, should be able to correct the warp by applying a voltage of opposite phase. According to this principle, in the above-described warp correcting mechanism, the warp detecting piezoelectric element detects the warp of the probe card caused by the rise of the inspection temperature, and outputs a detection voltage corresponding to the warp. The detected voltage is input to a correction voltage generation circuit, and a correction voltage having a phase opposite to that of the detection voltage is generated and supplied to the warp correction piezoelectric element, so that a force in a reverse direction is applied to the warp of the probe card. Since both piezoelectric elements are arranged in parallel on the surface of the probe card, they act on the probe card in an equal amount and the warpage is corrected to zero or near this, and the probe of each probe pin corresponds to Good contact with pad terminals.

【0006】[0006]

【実施例】図1はこの発明の一実施例を示す。被検査の
ウエハ1を検査ステージ4に載置し、図示しないXYZ
移動機構によりXまたはY方向に移動し、Z方向に昇降
する。ウエハ1の上方に、ヘッド5a と固定リング5b
よりなるテストヘッド5を設け、取り付けボルト5c を
用いて、プローブカード3の周辺を固定リング5bに固
定する。プローブカード3の開口部3a の両側に、反り
検出圧電素子(A)61, 同(B)63 と、反り補正圧電
素子(A)62, 同(B)64 を対称的に配設し、反りを
確実に検出または補正できるように、各圧電素子をプロ
ーブカード3の表面に接着させる。各圧電素子を補正電
圧発生回路7に接続する。なお、開口部3a の両側に各
圧電素子を対称的に配設する理由は、反りは両側でかな
らずしもバランスしないので、これを確実に補正するた
めである。図2は補正電圧発生回路7の概略の構成を示
し、反り検出圧電素子(A)61,(B)63の検出電圧の
位相を反転する位相反転器71,73 と、それぞれの出力電
圧を適当なレベルに調整するアンプ72,74 とにより構成
され、各アンプの出力は補正電圧として反り補正圧電素
子(A)62,(B)64にそれぞれ供給される。
FIG. 1 shows an embodiment of the present invention. The wafer 1 to be inspected is placed on the inspection stage 4 and XYZ (not shown)
It is moved in the X or Y direction by the moving mechanism, and moves up and down in the Z direction. Above the wafer 1, a head 5a and a fixing ring 5b
A test head 5 is provided, and the periphery of the probe card 3 is fixed to a fixing ring 5b using mounting bolts 5c. On both sides of the opening 3a of the probe card 3, the warp detecting piezoelectric elements (A) 61 and (B) 63 and the warp correcting piezoelectric elements (A) 62 and (B) 64 are symmetrically arranged, and the warp is detected. Each piezoelectric element is adhered to the surface of the probe card 3 so that can be detected or corrected without fail. Each piezoelectric element is connected to the correction voltage generation circuit 7. The reason why the piezoelectric elements are arranged symmetrically on both sides of the opening 3a is that the warpage is not always balanced on both sides, so that this is reliably corrected. FIG. 2 shows a schematic configuration of the correction voltage generating circuit 7, in which phase inverters 71 and 73 for inverting the phases of the detection voltages of the warp detecting piezoelectric elements (A) 61 and (B) 63, and the respective output voltages The amplifiers 72 and 74 adjust the levels to appropriate levels, and the outputs of the amplifiers are supplied to the warpage correction piezoelectric elements (A) 62 and (B) 64 as correction voltages, respectively.

【0007】図1と図2により、プローブカード3の反
り補正と、LSIチップ2の検査方法を説明する。XY
Z移動機構によりウエハ1はXまたはY方向に移動し、
目的のLSIチップ2を開口部3a の位置に停止し、つ
いでZ上昇して各パッド端子2a を対応した探針3c に
接触させる。ウエハ1に対する加熱の影響により、プロ
ーブカード3に発生した反りは、反り検出圧電素子
(A)61,(B)63によりそれぞれ検出される。各検出
電圧は補正電圧発生回路7に入力し、検出電圧と逆位相
で適当なレベルの補正電圧が出力され、反り補正圧電素
子(A)62,(B)64にそれぞれ入力して反りが零また
はこれに近くに補正される。この補正により、各探針3
c が対応したパッド端子2a に確実に接触し、LSIチ
ップ2に対して信頼性のある検査がなされる。
A method for correcting the warpage of the probe card 3 and a method for inspecting the LSI chip 2 will be described with reference to FIGS. XY
The wafer 1 is moved in the X or Y direction by the Z moving mechanism,
The target LSI chip 2 is stopped at the position of the opening 3a, and then moved up in Z to bring each pad terminal 2a into contact with the corresponding probe 3c. The warp generated in the probe card 3 due to the influence of the heating on the wafer 1 is detected by the warp detecting piezoelectric elements (A) 61 and (B) 63, respectively. Each detection voltage is input to the correction voltage generation circuit 7, and a correction voltage of an appropriate level is output in the opposite phase to the detection voltage. Or it is corrected close to this. By this correction, each probe 3
c reliably contacts the corresponding pad terminal 2a, and the LSI chip 2 is inspected with reliability.

【0008】[0008]

【発明の効果】以上の説明のとおり、この発明によるプ
ローブカードの反り補正機構においては、検査温度の上
昇によりプローブカードに生じた反りを、反り検出圧電
素子により検出し、補正電圧発生回路により検出電圧と
逆位相の補正電圧を発生して反り補正圧電素子に供給
し、プローブカードの反りを補正し、各プローブピンの
探針をLSIチップの対応するパッド端子に確実に接触
させるもので、信頼性のあるLSIチップ検査に寄与す
るところには大きいものがある。
As described above, in the probe card warp correcting mechanism according to the present invention, the warp generated in the probe card due to the rise in the inspection temperature is detected by the warp detecting piezoelectric element and detected by the correction voltage generating circuit. Generates a correction voltage in phase opposite to that of the voltage and supplies it to the warpage correction piezoelectric element, corrects the warpage of the probe card, and reliably contacts the probe of each probe pin to the corresponding pad terminal of the LSI chip. There is a big thing which contributes to the inspection of the LSI chip with a possibility.

【図面の簡単な説明】[Brief description of the drawings]

【図1】 この発明の一実施例を示す。FIG. 1 shows an embodiment of the present invention.

【図2】 図1における補正電圧発生回路の概略の構成
を示す。
FIG. 2 shows a schematic configuration of a correction voltage generation circuit in FIG.

【図3】 (a) はウエハに形成されLSIチップの説明
図、(b) はLSI検査用のプローブカードの一例を示す
図、(c) はプローブカードによるLSIチップの検査方
法の説明図である。
3A is an explanatory diagram of an LSI chip formed on a wafer, FIG. 3B is a diagram illustrating an example of a probe card for LSI inspection, and FIG. 3C is an explanatory diagram of an LSI chip inspection method using a probe card; is there.

【図4】 プローブカードの反りによる接触不良の説明
図である。
FIG. 4 is an explanatory diagram of a contact failure due to a warp of a probe card.

【符号の説明】[Explanation of symbols]

1…ウエハ、2…LSIチップ、2a …パッド端子、2
b …電子回路パターン、3…プローブカード、3a …開
口部、3b …プローブピン、3c …探針、4…検査ステ
ージ、5…テストヘッド、5a …ヘッド、5b …固定リ
ング、5c …取り付けボルト61…反り検出圧電素子
(A)、63…反り検出圧電素子(B)、62…反り補正圧
電素子(A)、64…反り補正圧電素子(B)、7…補正
電圧発生回路、71,73 …位相反転器、72,74 …アンプ。
DESCRIPTION OF SYMBOLS 1 ... Wafer, 2 ... LSI chip, 2a ... Pad terminal, 2
b ... electronic circuit pattern, 3 ... probe card, 3a ... opening, 3b ... probe pin, 3c ... probe, 4 ... inspection stage, 5 ... test head, 5a ... head, 5b ... fixing ring, 5c ... mounting bolt 61 ... Warpage detecting piezoelectric element (A), 63 warpage detecting piezoelectric element (B), 62 warpage correcting piezoelectric element (A), 64 warpage correcting piezoelectric element (B), 7 correcting voltage generation circuit, 71, 73. Phase inverter, 72,74 ... amplifier.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 ウエハに形成されたLSIチップのパッ
ド端子に対して、プローブカードのプローブピンを接触
させて行う、前記LSIチップの検査において使用され
る前記プローブカードの反り補正機構であって、前記
ローブカードの表面に配置され検査温度の上昇により
プローブカードに生ずる反りを検出する反り検出圧電
素子と、この反り検出圧電素子と並列に前記プローブカ
ードの表面に設けられ前記表面の反りに対して逆方向の
力を与えて補正する反り補正圧電素子と、前記反り検出
圧電素子の検出電圧が入力され、前記検出電圧と逆位相
の補正電圧を発生して前記反り補正圧電素子に供給する
補正電圧発生回路とを備えることを特徴とする、プロー
ブカードの反り補正機構。
Respect 1. A LSI chip pad terminals formed on the wafer, carried out by contacting the probe pins of the probe card is used in the inspection of the LSI chip
A warp correction mechanism of the probe card that is disposed on the surface of the flop <br/> probe card before the rise of the test temperature
A warp detector piezoelectric element for detecting a warp occurring in serial probe card, wherein in parallel with the warp detection piezoelectric element Purobuka
And the warp correction piezoelectric element for correcting giving a reverse force to the warp of the surface provided on the surface of the over-de, the detection voltage of the warp detection piezoelectric element is input, the detection voltage and the opposite phase of the correction voltage characterized in that it comprises a correction voltage generation circuit for supplying the previous SL warpage correcting the piezoelectric element to generate a probe card of the warp correction mechanism.
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KR100459050B1 (en) * 2000-03-17 2004-12-03 폼팩터, 인크. Method and apparatus for planarizing a semiconductor contactor
US7262611B2 (en) 2000-03-17 2007-08-28 Formfactor, Inc. Apparatuses and methods for planarizing a semiconductor contactor
JP4782953B2 (en) 2001-08-06 2011-09-28 東京エレクトロン株式会社 Probe card characteristic measuring device, probe device, and probe method
US7071714B2 (en) 2001-11-02 2006-07-04 Formfactor, Inc. Method and system for compensating for thermally induced motion of probe cards
US6972578B2 (en) 2001-11-02 2005-12-06 Formfactor, Inc. Method and system for compensating thermally induced motion of probe cards
DE102004027887B4 (en) * 2004-05-28 2010-07-29 Feinmetall Gmbh Testing device for electrical testing of a test object
US7285968B2 (en) 2005-04-19 2007-10-23 Formfactor, Inc. Apparatus and method for managing thermally induced motion of a probe card assembly
KR100936631B1 (en) * 2007-11-22 2010-01-14 주식회사 쎄믹스 Method and apparatus for controlling position of z-axis for wafer prober

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