JP2798936B2

JP2798936B2 - ディジタル信号処理装置

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Publication number: JP2798936B2
Application number: JP24356588A
Authority: JP
Inventors: 重信南; 彰一郎山崎
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1988-09-28
Filing date: 1988-09-28
Publication date: 1998-09-17
Anticipated expiration: 2013-09-17
Also published as: JPH0292027A

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、メタリック２線ケーブルを用いて双方向に
データ伝送を行うトランシーバ等に使用されるディジタ
ル信号処理装置に関する。

（従来の技術）近年のネットワークにおけるディジタル化の進展に伴
い、既存のメタリック加入者線や溝内網を用いてデータ
伝送を行う２線式双方向データ伝送用トランシーバの必
要性が増大してきた。

電気通信の国際標準を審議するCCITTでは、ISDN（Int
egrated Service Digital Network）と呼ばれる国際的
なディジタル網の構築を目指して標準化作業が進めされ
ており、この中で、64Kbpsを２チャンネル、16Kbpsを１
チャンネル有した、144Kbpsのデータ伝送を行うベーシ
ックアクセスと呼ばれる伝送手段が最も基本的なものと
して、勧告化ないし勧告を目指した作業が進められてい
る。

このベーシックアクセスは従来のアナログ網における
通常の電話線に相当するもので、第２図に示すように公
衆網から家庭内の電話器に至る加入者線である。

一方、ISDNにおいては、この加入者線を用いてディジ
タル伝送を行う訳であるが、すでに膨大なメタリック２
線による加入者線が敷設されており、ディジタル加入者
線用として新たに回線を敷設するのは非常に大変な作業
となる。このため、既存のアナログ回線を用いてディジ
タル信号伝送を行う２線式双方向データ伝送技術の研
究、開発が盛んに行われている。

以下、第２図を用いて、この２線式双方向データ伝送
の原理につき説明する。

一般に加入者線の多くは２線のメタリックワイヤに上
りと下りの信号を乗せることにより双方向データ伝送を
行っている。この時、上りと下りの信号はハイブリッド
コイルと呼ばれる方向性結合器により送受各々分離さ
れ、これにより双方向データ伝送が可能になる。

しかしながら、実際はハイブリッドコイルと回線との
間のISDNインピーダンス不整合による送信信号が受信側
に漏れてくるエコーが発生する。このエコーは本来受信
すべき信号に重なってしまうため、データ伝送のエラー
の原因になる。

このため、第３図に示すような以下の方式が２線式双
方向データ伝送技術として確立されている。

（１）TCM方式（Timc Compression Method）通称ビンポン方式と呼ばれるもので、上りと下りの伝
送タイミングをずらすことにより、２線で双方向のデー
タ伝送を可能にする。

（２）ECM方式（Echo Canceller Method）２線/4線変換で発生するエコーと同一の疑似エコーを
含む受信信号から差引く。

次に、第４図に基づき従来の一般的な２線式双方向デ
ータ伝送トランシーバの一例を説明する。

この例はECM方式を用い、符号化方式としては2B1Q方
式を採用したものであるが、TCM方式ではエコーキャン
セラ以外が共通であり、他の符号化方式を採用したもの
でも、基本的には同様である。

同図に示すように、まず、本トンランシーバに入力す
る送信データは符号化器（COD）401に入力される。

この符号化器401は160Kbpsの２進データ２組を、以下
の表１に示すルールで80Kbaudの４値の2B1Qデータに変
換するものである。

その後、このコーダ出力データはドライバ（DRV）41
6、エコーキャンセラ（AFEC、IIREC）402、403に入力さ
れる。

ドライバ416では、コーダ出力結果に基づき、以下の
表２に示すルールでパルスを発生し回線に送出する。

エコーキャンセラ403は固定係数の２次IIRフィルタを
用いて実現し、等価的にハイブリッド回路405のバラン
スネットワークとして、粗いエコー除去を行う。

このエコーキャンセラ403はボーレートの２倍、すな
わち、160KHzで動作し、フィルタ入力データはゼロ挿入
回路404により80kbaudのデータに交互にゼロを挿入する
ことによりスピードが整合される。また、参照信号入力
データはA/D変換器414によりボーレートの２倍に当る16
0KHzでサンプリングされる。

第７図はエコーキャンセラ403であるIIRフィルタの一
般的な構成例であり、ここでは２次であるため、ｉ＝１
の１段構成となる。ここで、このフィルタの係数、
A_1j、B_1j、C_1j、D_1jは、減算器410の出力を観測するこ
とにより、Ｎ組のあらかじめ与えられている係数から、
受信データが無いとき（トレーニング時）の最もピーク
値が小さい係数を選択することにより与えられる。

次に、このエコーキャンセラ（IIREC）403及び減算器
413によりエコーの除去された受信信号はに入力される。

このでは、回線の高域信号減衰特性を補償するため、受信信号にハイパスフィルタ処理を施
す。具体的にはこの回路も第７図に示したIIRフィルタ
で実現でき、ピーク値検出回路701、係数ROM702によ
り、受信信号のピーク値に対応した特性（ｊ番目）のフ
ィルタ係数を選択して用いる。この処理もボーレートの
２倍の周波数で処理される。

以上の処理により粗いエコー除去、等化の施された受信信号は、再サンプリング処理回路41
0によりボーレート80KHZの信号となり、エコーキャンセ
ラ（AFEC）402及び判定帰還型等化器（AFDFE）408に入
力する。

これらエコーキャンセラ402及び判定帰還型等化器408
は、いずれも第６図に示すアダプティブフィルタで実現
できる。

同図において、入力ｘ（ｋ）は80KHzでシフトするシ
フトレジスタ801_１〜Ｎに入力されると同時に、各シフ
トレジスタの出力が802_１〜Ｎ、に与えられる。乗算器8
02_１〜Ｎには_１（ｋ）〜_Ｎ（ｋ）の係数が与えられ
ており、ここで、乗算された結果はアキュムレータ803
で加算され疑似エコー（ｋ）として出力される。

上述の係数は、図中破線内の係数更新処理回路によっ
て与えられる。メモリ804の内容_ｉ（ｋ）は加算器805
で更新される。この更新データは乗算器808によってシ
フトレジスタ801の出力ｘ（ｋ−ｉ）と残差信号ｅ
（ｋ）の符号に２＊＊（−α）を乗して重み付けしたデ
ータとの乗算によって与えられる。この手法は良く知ら
れたLMS（Least Mean Square）法に基づいている。

なお、エコーキャンセラでは入力ｘ（ｋ）は、送信デ
ータ系列であり、判定帰還型等化器408では、比較器（C
OMP）407の出力である判定結果である。また、残差信号
は両者とも、減算器409の出力である。

以上の処理により、再生された受信信号は、複合器
（DEC）406で再び２進データに変換されて受信機（RX
D）に出力される。

なお、受信クロックはフェーズロック処理415によ
り、受信信号からタイミング抽出される。このタイミン
グ抽出の方式には種々の方式が在るが、例えば、受信パ
ルスの波形、ゼロクロス点などから抽出できる。

以上のように、ディジタル加入者線インタフェースト
ランシーバは種々の信号処理技術を用いて、最大で7Km
程度の加入者線を介してのデータ伝送を可能にする。

ところで、このトランシーバは加入者線１本に対し１
台必要になるため、小型化あるいはローコスト化が必須
となる。したがって、LSI技術により実現する必要が生
じる。

一方、現在、CCITTなどでこの加入者線インタフェー
ス仕様の国際標準が審議されているが、各国で線路条件
などが異なるため、現在のところ、標準方式として一本
化されるに至っていない。さらに、方式上も今後改善が
期待されるところが多々ある。

したがって、上述したトランシーバを実現するに当た
っては、現時点では仕様変更に柔軟に対応できる方が望
ましい。

以上の要求条件を考えると、このトランシーバの実現
手段として、最近急速に発展しているディジタル信号処
理用プロセッサ（DSP）を採用することが望ましい。

第８図は現在広く採用されているDSP演算部の一般的
な構成例である。

以下、この構成例に基づき従来のDSPの構成について
簡単に説明し、このようなDSPを用いて加入者系インタ
フェース用トランシーバを実現したときの問題点につき
説明する。

同図に示すように、DSP演算部の主要構成要素はRAM80
5、806、乗算器809、ALU810、ラッチ811である。また、
このDSPにおける演算語長は16bit程度が一般的である。

ここで、ディジタル信号処理で広く用いられる積和演
算の場合、各々のRAMの出力データは乗算器809に入力さ
れ、この乗算結果がALU810、ラッチ811で積算される。
なお、RAM805、806にはバス、スイッチ807、808を介
し、シリアル入力801、802より外部からデータが入力さ
れ、積和演算結果はシリアル出力802、804を介し、外部
に出力される。

このDSPを用いて第４図を説明したトランシーバを実
現する場合について、その演算量を考察する。

すでに説明したように、第４図の各構成要素で主要な
処理は、第６図あるいは第７図で示したアダプティブ
（FIR）フィルタとIIRフィルタである。したがって、第
４図のトランシーバの処理量はこれらフィルタの処理量
が支配的になると考えられるため、便宜上、他の処理は
無視して考える。

また、DSPでは乗算も加算も１命令で実行出来るのが
一般的なため、処理量の指標として、乗算および加算回
数を用いる。ただし、１つの積和演算はパイプライン処
理により１命令で実行できるため１回とみなす。

まず、アダプティブフィルタの処理量を見積る。

ここで、アダプティブフィルタのタップ長をＮとする
と、この総乗算回数CALAFは、第６図より、となる。

また、Ｍ次IIRフィルタの演算量CALIIRは、第７図よ
り、以上の式をもとに第４図の主要処理の演算量を見積も
った結果を表３に示す。

尚、以上の場合、アダプティブフィルタのタップ長、
IIRフィルタの次数は、7Kmの伝送を実現するために最低
限、必要な値として、Ｎ＝16、Ｍ＝２とした。

このように主要処理だけで160回の加算乗算が必要に
なり、その他、PLLなどの処理、フロー制御も考慮する
と、１ボーレート（80KHz）内で処理すべきDSPの総ステ
ップ数は、主要処理の２倍程度必要となり、その値は約
320ステップ程度となる。

一方、この時にDSPのマシンサイクルとして、要求さ
れるスピードは、12.5μ sec（80KHz）で320ステップと
して、約40nsecといった高速の処理スピードとなる。

現在市販されている大部分の処理速度が100nsecであ
ることを考えると、この40nsecの処理速度は、現在の最
新のLSI技術を用いて辛うじて実現できるオーダであ
る。このため、第４図の構成よりさらに高性能化を図る
ため、エコーキャンセラのタップ長を長くしたり、IIR
フィルタの次数を増やすと、さらに高速の処理が要求さ
れ、現在のLSI技術では実現困難となる虞れがある。

（発明が解決しようとする課題）上述したように、２線式双方向データ伝送トランシー
バ等の電子機器は、小型化あるいはローコスト化の要求
が高く、しかも仕様変更に柔軟に対応する必要があるの
で、ディジタル信号処理用プロセッサ（DSP）が使用さ
れる。

しかしながら、このようなDSPは、今後、高速化処理
の要求が高まると、現在のLSI技術では実現困難となる
虞れがある。

そこで、本発明は、高速処理に対応可能なディジタル
信号処理装置を実現することを目的としている。

［発明の構成］（課題を解決するための手段）本発明のディジタル信号処理装置は、乗数及び被乗数
を蓄える複数のメモリと、これらメモリのうち少なくと
も１つの出力データである乗数データを、この乗数デー
タのデータ語長より少ない語長の複数のサブデータに分
割するデータ分割手段と、前記複数のメモリからの出力
データのうち少くとも１つのデータと前記複数のサブデ
ータとの間で、前記複数のサブデータに対応した複数の
乗算を実行する乗算実行手段と、前記乗数データの語長
に従い予め設定されている所定の複数の規則のうちから
１つを選択し、該規則に従い前記乗算実行手段による複
数の乗算結果をシフトし加算する手段とを具備すること
により、前記した課題を解決している。

（作用）すなわち、本発明では、乗数データを複数のサブデー
タに分割し、これらサブデータと少くとも１つのデータ
との間で乗算を行い、これら乗算結果を所定の規則に従
いシフトし加算しているので、ディジタル処理による演
算を高速に行うことができる。

（実施例）以下、本発明の実施例を図面を参照しながら説明す
る。

まず、本発明の主旨を説明するにあたって、第４図の
乗算における演算語長について再考する。

第４図において、AFEC402、ACDFEU408の入力データは
2B1Qのコードであるため、3bitの２進データ（２の補
数）で表現できる。したがって、第６図のアダプティブ
フィルタにおけるシフトレジスタの出力データは全て3b
itとなる。

また、アダプティブフィルタの係数は精度上16bit程
度は最低限必要となる。

以上より、このアダプティブフィルタにおける乗算は
16bit×3bitの乗算器で実現できる。

一方、第４図のIIRフィルタでは、入力データが、例
えば3bitであっても、内部演算で16bit以上の精度とな
るため、全て、16bit×16bitの乗算器で実現する必要が
ある。

これらを総合すると、本トランシーバでは3bit×16bi
tと16bit×16bitの異なる精度の乗算器が必要となるこ
とが分かる。

しかしながら、第８図の従来のDSPでは、16bit×16bi
tと言った、単一の精度を有するDSPを前提にシステムが
構築されているため、上述の乗算のうち3bit×16bitの
乗算の場合、これを16bit×16bitで実行することは、乗
算処理のかなりの部分（13bit×16bit分）を無駄にして
いることになる。

以上の観点から本発明では、乗算データの片方の語長
が短い場合にも、効率よく乗算ができるDSPのアーキテ
クチャを提供する。

まず、本発明の主旨を、乗算が4bit×16bitの場合と1
6bit×16bitの場合に分けて説明する。

（ａ）4bit×16bitの時 4bitの４つの乗算データをA1、A2、A3、A4、16bitの
乗算データをＢとすると、これらの積和演算結果Ｙは、
４組の4bit×16bitの乗算器があれば、Ｙ＝A1＊Ｂ＋A2＊Ｂ＋A3＊Ｂ＋A4＊Ｂで同時に計算できる。

（ｂ）16bit×16bitの時 16bitの乗算データをＡ、Ｂとし、Ａ＝A1＊（２＊＊12）＋A2＊（２＊＊８）＋A3＊（２＊＊４）＋A4 とすると、Ｙは、Ｙ＝A1＊Ｂ＊（２＊＊12）＋A2＊Ｂ＊（２＊＊８）＋A3＊Ｂ＊（２＊＊４）＋A4 で与えられる。したがって、 Y1＝A1＊Ｂ Y2＝A2＊Ｂ Y3＝A3＊Ｂ Y4＝A4＊Ｂの４つの乗算を実行する乗算器があれば、Y1を12bit、Y
3を4bitシフトした後、A4も含め加算することにより、
１つの乗算が実行できる。

本発明では、乗算データＢがpbitで一定であるのに対
して、被乗算データＡの語長がmbitとｎ＝INT（m/k）bi
t（但し、INT（＊）は＊を越えない整数、Ｋ、ｍは整数
でｍ≧2K）の２種類があったときに、ｎ×pbitの乗算器
をＫ個用意しておき、被乗算データがmbitの時は上述の
（ｂ）の手法で、Ｋ個の乗算結果をシフトして加算する
ことにより、１つの乗算を実行し、被乗算データがnbit
のときは、上述の（ａ）の手法により、乗算結果をその
まま加算することにより、４つの乗算を並列に実行しよ
うとするものである。

第９図は本発明の基本原理を図示したものであるが、
ここでは、４つの4bit×16bitの乗算器901〜904を用い
て、4bit×16bitの乗算を４つ並列、8bit×16bitの乗算
を２つ並列、または16bit×16bitの乗算を１つ並列に実
行している。

メモリとしては、並列乗算時に異なる乗算データＢを
乗算器901〜904に供給するために、乗算用として４つ用
意している（図中メモリ905〜908）。また、被乗数デー
タ用のRAM909は被乗数データを4bit毎に分割して出力可
能にしている。

本発明では、4bitの入力データの時にもシフト操作が
容易にできるように、4bitシフト910を用い、入力デー
タをRAM909に入力しつつ、4bitデータのシフト動作を並
列に実行できるようにしている。上述の３つの乗算モー
ドは、スイッチ911〜918の切り替え、乗算入力、シフタ
を選択することにより指定できる。表４に、この設定と
スイッチの選択を示す。

これらの乗算結果は加算器919で積算され出力され
る。

次に、本発明による具体例として本発明を加入者系イ
ンタフェース回路に適用した実施例につき説明する。

第５図は本発明の一実施例に係る加入者系インタフェ
ース回路の構成を示す図である。

以下、同図に示す各部の構成を説明する。

（１）符号化部送信データ（TXD）はスクランブラ（SCR）503でラン
ダム化された後、コーダ（COD）504で2B1Qデータ系列と
なる。

フレーム同期はフレーム同期をフレーム検出処理（FR
AME）502で検出すると同時に制御処理（CONT）501、選
択処理522によりフレーム同期信号を送信データ系列に
挿入することにより行われる。

以上の処理はコーダがボーレート80kbps、コーダ以外
の処理はビットレート160kbpsで行われる。クロック
は、選択処理523によって、システムがマスタモードの
時、外部より供給され、スレーブモードの時、内部より
供給される。

（２）アナログ部送信データはドライバ（DRV）505で駆動されハイブリ
ッド回路（HYB）512を介して回線に送出される。

また、受信データはハイブリッド回路512で分離さ
れ、レシーバ（RCV）517に入力される。このレシーバ出
力信号はA/D変換器516で160KHz（2RCK）で12bit程度の
ディジタル信号に変換される。

（３）前置エコーキャンセラ２倍のボーレートでエコーを除去する。４次のIIRフ
ィルタからなるIIREC511で実現し、減算器529でエコー
除去を行う。IIRフィルタの係数の設定は減算器529の出
力である残差信号を観測することにより、複数の係数の
組から、残差信号電力が最小となる係数を選択する。

このフィルタの入力では送信データは“0"挿入される
ことにより160kbpsの信号となって入力される。

（４）ルートfAGC 回線のルートｆ特性により受信信号の高周波成分が減
衰するのを補償すると同時に回線損失を補償するハイパ
スフィルタである。２〜４次のIIRフィルタからなるで実現し、係数は受信信号のピーク値を観測することに
より、回線の長さを測定し、これに基づき複数の係数の
組から選択して用いられる。

このの出力信号は間引き処理530で80kbpsの信号に再サンプ
リングされる。

（５）主エコーキャンセラ点ボーレートで動作しボーレートサンプリング点のエコ
ー成分を除去する。16次程度の適応FIRフィルタ（AFE
C）510を１つ用いるが、ドライバの正負の特性が異なる
場合には、正負各々にFIRフィルタを用意する。係数の
設定は良く知られたLMS法やこれを簡略化したSIGN法な
どにより減算器528の出力信号とフィルタ入力信号の相
関が最小になるよう調整される。

（６）ブリッジタップ等化器加入者線の50％程度にはブリッジタップと呼ばれる分
岐配線があり、ここでの反射により受信信号にエコー成
分が発生する。このエコーはデータ伝送におけるエラー
の原因になるため除去する必要がある。

このエコーは判定帰還形の等化器（AFDFE）518で除去
される。この等価器は16次タップ程度の適応FIRフィル
タで実現する。このフィルタの入力には判定処理（COM
P）514の出力である判定結果が与えられ、エコーは減算
器526で除去される。

係数の設定はエコーキャンセラ同様、LMS法や7SIGN法
で調整され、減算器527の出力である残差信号電力を最
小にするように設定される。

（７）DCオフセット補償処理 2B1Q符号は送信側で系列の正負バランスを調整するよ
うな処理を行っていないため、本来直流分を有してい
る。しかし回線では直流成分が除去されてしまうため、
送信データとして単一極性が続くと正確な判定が出来な
くなってしまう。これを防ぐため、直流補償処理（DC）
513では判定結果の系列に基づき、DC成分を推定して、
合成し加算器525で受信信号に加えている。

この処理は具体的には、ROMで実現し、あらかじめデ
ータ系列に対応したDC成分の補償値を設定しておく。

（８）デコーダ処理判定結果はデコーダ（DEC）509で2B1Qから通常の２進
系列に変換され、デスクランブラ処理508で受信データ
として再生される。

またフレーム同期は同期検出処理（FRAMEDET）507で
検出され、受信データとともに出力される。

（９）PLL 受信データよりクロックを抽出するためにPLL520を用
いる。ここでは、PLの入力信号としてボーレートの受信
信号と２倍のボーレートの受信データを選択して用いて
いる。このPLLの出力により発振回路（OSC）521の位相
を変化させ最適な受信クロック位相のクロックを再生す
る。

以上が本実施例に係る加入者系インタフェース回路の
詳細構成であるが、本実施例では、以上の処理を第１図
に示すディジタル信号処理装置（DSP）により効率よく
実現している。

以下、第１図に基づき本実施例のディジタル信号処理
装置を詳細に説明する。

（１）シリアルインタフェースシリアル入力SI₀101、SI₁104、シリアル出力SO₀102、
SO₁105、及びこれらの回路を制御する制御回路（CONT）
103、106は本ディジタルシグナルプロセサ（DSP）と外
部回路の間で信号を伝達するのに用いられる。

このシリアルインタフェースの語長は16bitである
が、１回のI/O語長はソフトウェアで指定することによ
り１〜16bitの任意の語長に設定でき、クリアされるこ
と無く順次、左から右にシフトされる。

（２）メモリ本実施例のDSPには、RAM_０〜４108、110、112、114、
116の５つのメモリがあり、アドレスレジスタAR₀107、A
R₁109、AR₂111、AR₃113、AR₁₄115でアクセスされる。

これらのアドレスレジスタは全てモジュローアドレッ
シングが可能で、これによりメモリをシフトレジスタと
して用いる仮想シフトができる。

全てのRAM_０〜４の語長は16bitであるが、本実施例で
はRAM₀のみ16bitを4bit毎に分割して乗算器に与えるこ
とができる。

また、RAM_１〜４は２ポートRAMであり、読みだしと同
時に書き込みができる。本実施例のDSPで適応フィルタ
を実現する場合は、RAM₀をデータメモリにRAM_１〜４を
係数メモリとして用いる。

（３）乗算部本実施例の特徴はこの乗算部にある。

乗算部141、142、143、144は全て4bit×16bitの乗算
器であり、レジスタ130、131、133、134、135、136、13
8、139の出力を乗算して結果をレジスタ145、147、14
9、151に出力する。

データはスイッチ117、118、119、120、121、122、12
4、126、128をＡ側に倒すことによりダイレクトに、Ｂ
側に倒すことによりバス167経由で乗算器に与えられる
が、レジスタ130はLSB、BIT1、〜、BIT14、MSBの16bit
のデータのLSB〜BIT3を、レジスタ133はBIT4〜BIT7を、
レジスタ135はBIT8〜BIT11を、レジスタ138はBIT12〜MS
BMを保持する。

以上によりRAM₀に4bit単位で蓄えられたデータや通常
の16bitのデータが効率よく乗算器に与えられる。

一方、係数はスイッチ123、125、127、129によりRAM
_１〜４から直接またはバスを介して与られる。バス経由
の場合にはレジスタ131、134、136、139に重複したデー
タを与えることが可能になる。

これら乗算器の出力はシフト＆アッド回路153に入力
され、表４で示した各乗算モードに従い、４、８、16bi
tの各データに最適に、第９図に示したようなシフトと
加算が行われる。

これにより、データ語長が4bitの時は同時に４つ、8b
itの時は２つの乗算ができる。また、16bitの乗算に対
しては通常のDSPと同様に処理できる。

（４）演算部乗算結果の積算処理はレジスタ155、加算器160、アキ
ュムレータ161で実行できる。これらの語長は乗算結果
の語長が31bitで、さらにオーバフローに対する余裕も
考慮して35bitとする。

この積和演算結果は、丸め機能を有したレジスタ159
で選択した各部のデータ間で加減算、比較、シフト等の
処理を行い、アキュムレータ（ACC）163、164、165に出
力する。

スイッチ157、159を＊１〜４に選択することにより、
RAM₀、RAM₁間で積和演算を行っている時に、RAM_２〜４
のデータ間の比較等の処理が実行できる。

レジスタ132、168、137、140およびインクリメント＆
デクリメント回路146、148、150、152は適応フィルタ
で、広く用いられているSIGNアルゴリズムを効率良く実
行するために用いられる。ここでは、乗算結果の極性に
従い係数を蓄えているRAM_１〜４のデータの修正が乗算
処理に対して並列（パイプライン的）に実行できる。

尚、上述した各スイッチの切替えは、プログラムROM1
70に記憶されたマイクロプログラムによりデコーダ171
を介し実行される。

［発明の効果］以上説明したように本発明は、乗数データを複数のサ
ブデータ分割し、これらサブデータと少くとも１つのデ
ータとの間で乗算を行い、これら乗算結果を所定の規則
に従いシフトし加算しているので、ディジタル処理によ
る演算を高速に行える。すなわち、本発明によれば、高
速処理に対応可能なディジタル信号処理装置を提供でき
る。

【図面の簡単な説明】

第１図は本発明の一実施例に係るディジタル信号処理装
置の構成を示す図、第２図はISDNにおける加入者線伝送
の概要を示す図、第３図はTCM方式及びECM方式を説明す
るための図、第４図は従来のトランシーバの構成を示す
図、、第５図は本発明の実施例におけるトランシーバの
構成を示す図、第６図はアダプティブフィルタの構成例
を示す図、第７図はIIRフィルタの構成例を示す図、第
８図は従来のディジタル信号処理プロセッサの構成例を
示す図、第９図は本発明の原理を説明するための図であ
る。 103、106……制御回路（CONT）、108、110、112、114、
116……RAM、107、109、111、113、115……アドレスレ
ジスタ、141、142、143、144……乗算部、130、131、13
2、133、134、135、136、、137138、139、140、145、14
7、149、151、155、168……レジスタ、117、118、119、
120、121、122、123、124、125、126、127、128、129、
157、159……スイッチ、153……シフト＆アッド回路、1
60……加算器、161、163、164、165……アキュムレー
タ、146、148、150、152……インクリメント＆デクリメ
ント回路。

フロントページの続き (58)調査した分野(Int.Cl.⁶，ＤＢ名) H04B 1/76 - 3/10 H04B 3/23 H03H 17/00 - 21/00 H04M 1/58 - 1/60 ＪＩＣＳＴファイル（ＪＯＩＳ)

Claims

(57)【特許請求の範囲】

【請求項１】乗数及び被乗数を蓄える複数のメモリと、これらメモリのうち少なくとも１つの出力データである
乗数データを、この乗数データのデータ語長より少ない
語長の複数のサブデータに分割するデータ分割手段と、前記複数のメモリからの出力データのうち少くとも１つ
のデータと前記複数のサブデータとの間で、前記複数の
サブデータに対応した複数の乗算を実行する乗算実行手
段と、前記乗数データの語長に従い予め設定されている所定の
複数の規則のうちから１つを選択し、該規則に従い前記
乗算実行手段による複数の乗算結果をシフトし加算する
手段と、を有したことを特徴とするディジタル信号処理装置。