JP2797346B2 - Synchronization circuit - Google Patents

Synchronization circuit

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JP2797346B2
JP2797346B2 JP63278870A JP27887088A JP2797346B2 JP 2797346 B2 JP2797346 B2 JP 2797346B2 JP 63278870 A JP63278870 A JP 63278870A JP 27887088 A JP27887088 A JP 27887088A JP 2797346 B2 JP2797346 B2 JP 2797346B2
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clock signal
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signal
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裕 和深
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、同期化回路、特に、LSIの非同期入力回路
において、クロック信号により、非同期入力信号を同期
化する同期化回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a synchronization circuit, and more particularly to a synchronization circuit for synchronizing an asynchronous input signal with a clock signal in an asynchronous input circuit of an LSI.

〔従来の技術〕[Conventional technology]

第６図は、従来の同期化回路の一例を示す回路図、第
７図は第６図のタイムチャートである。FIG. 6 is a circuit diagram showing an example of a conventional synchronization circuit, and FIG. 7 is a time chart of FIG.

入力クロック信号φにもとづいて、内部クロック発生
回路９により、非重複２相内部クロックφ1,φ２が作ら
れる。初段論理回路６は非同期入力信号Ｉと内部クロッ
クφ１が入力され、内部クロックφ１がハイ・レベルの
期間データを取り込み、立ち下り後そのデータを保持す
る。Based on the input clock signal φ, the internal clock generating circuit 9 generates non-overlapping two-phase internal clocks φ 1 and φ 2 . The first-stage logic circuit 6 receives the asynchronous input signal I and the internal clock φ 1 , captures data while the internal clock φ 1 is at a high level, and holds the data after falling.

次段論理回路７は、初段論理回路６の出力と内部クロ
ックφ23が入力され、内部クロックφ２の立ち上りに同
期して、同期化出力信号「Ｏ」を出力する。Next stage logic circuit 7 is supplied with the output and the internal clock phi 2 3 of the first-stage logic circuit 6, in synchronization with the rise of the internal clock phi 2, and outputs a synchronization output signal "O".

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

上述した従来の同期化回路は、初段および次段に内部
クロックφ1,φ２を用いており、第７図のタイミング図
に示すように内部クロックφ１は入力クロック信号１か
ら遅延時間11があるため、この遅延時間に等しいクロッ
ク信号に対する非同期入力信号Ｉのホールド時間10が必
要となり、このホールド時間を小さくするためには、LS
Iの非同期入力端子と同期化回路の入力との間に遅延回
路を置かなければならないという欠点があった。The above-described conventional synchronization circuit uses the internal clocks φ 1 and φ 2 in the first stage and the next stage. As shown in the timing chart of FIG. 7, the internal clock φ 1 has a delay time 11 from the input clock signal 1. Therefore, a hold time 10 of the asynchronous input signal I for the clock signal equal to the delay time is required.
The disadvantage is that a delay circuit must be placed between the asynchronous input terminal of I and the input of the synchronization circuit.

〔課題を解決するための手段〕[Means for solving the problem]

本発明の同期化回路は、非同期入力信号（Ｉ）と入力
クロック信号（φ）が入力され、非同期入力信号（Ｉ）
は入力クロック信号（φ）のハイ・レベルの期間取り込
まれ、入力クロック信号（φ）の立ち下り時のデータを
入力クロック信号（φ）のロウ・レベルの期間保持し初
段出力信号を発生する初段論理回路と、初段出力信号と
入力クロック信号（φ）と内部クロック信号（φ２）と
が入力され、初段出力信号を入力クロック信号（φ）が
ロウ・レベルでかつ、内部クロック信号（φ２）がハイ
・レベルの期間取り込み、内部クロック信号（φ２）に
同期した次段出力信号（Ｏ）を出力する次段初段論理回
路とを含んで構成される。A synchronization circuit according to the present invention receives an asynchronous input signal (I) and an input clock signal (φ) and receives an asynchronous input signal (I).
Is the first stage which takes in the high level period of the input clock signal (φ), holds the data at the time of the falling edge of the input clock signal (φ) during the low level of the input clock signal (φ), and generates the first stage output signal A logic circuit, a first-stage output signal, an input clock signal (φ), and an internal clock signal (φ 2 ) are input, and the first-stage output signal is supplied when the input clock signal (φ) is at a low level and the internal clock signal (φ 2 ) Captures a high-level period and outputs a next-stage output signal (O) synchronized with the internal clock signal (φ 2 ).

〔実施例〕〔Example〕

第１図は本発明の第１の実施例の回路図、第２図は第
１図のタイムチャートである。初段論理回路６はAND・N
ORゲートにより構成され、非同期入力信号Ｉと入力クロ
ック信号φが入力されている。非同期信号Ｉは入力クロ
ック信号φのハイ・レベルの期間取り込まれ、初段論理
回路６は入力クロック信号φの立ち下り時のデータを入
力クロック信号φのロウ・レベルの期間保持し出力す
る。FIG. 1 is a circuit diagram of a first embodiment of the present invention, and FIG. 2 is a time chart of FIG. The first stage logic circuit 6 is AND N
An asynchronous input signal I and an input clock signal φ are input by an OR gate. The asynchronous signal I is fetched during the high level of the input clock signal φ, and the first-stage logic circuit 6 holds and outputs the falling data of the input clock signal φ during the low level of the input clock signal φ.

次段論理回路７はOR・NANDゲートにより構成され、初
段出力信号と入力クロック信号φと内部クロック信号φ
２が入力されている。次段論理回路７は、前記初段出力
を入力クロック信号φがロウ・レベルでかつ、内部クロ
ック信号φ２がハイ・レベルの期間取り込み、内部クロ
ック信号φ２に同期した出力「Ｏ」を出力する。The next stage logic circuit 7 is constituted by an OR / NAND gate, and outputs the first stage output signal, input clock signal φ, and internal clock signal φ.
2 has been entered. Next stage logic circuit 7, the and first-stage output the input clock signal phi is low level, the internal clock signal phi 2 uptake during the high level period, and outputs an output "O" in synchronization with the internal clock signal phi 2 .

また、第４図は内部クロック信号φ１に同期した信号
を出力する同期化回路の第２の実施例を示す回路図であ
る。Further, FIG. 4 is a circuit diagram showing a second embodiment of the synchronization circuit for outputting a signal synchronized with the internal clock signal phi 1.

第３図は本発明の第３の実施例の回路図である。 FIG. 3 is a circuit diagram of a third embodiment of the present invention.

初段論理回路６はトランスファーゲートとインバータ
で構成され、非同期入力信号Ｉと入力クロック信号φが
入力されている。初段論理回路６は入力クロック信号φ
がハイ・レベルの期間、トランスファーゲート21が開
き、非同期入力信号Ｉを取り込み、入力クロック信号φ
の立ち下り後そのデータを保持し、出力する。The first-stage logic circuit 6 includes a transfer gate and an inverter, and receives an asynchronous input signal I and an input clock signal φ. The first stage logic circuit 6 receives the input clock signal φ
Is high level, the transfer gate 21 is opened, the asynchronous input signal I is fetched, and the input clock signal φ
After that, the data is held and output.

次段論理回路７はトランスファーゲートとインバータ
とNORゲートで構成され、前述の初段出力信号と入力ク
ロック信号φと内部クロック信号φ２が入力されてい
る。次段論理回路は、入力クロック信号φがロウ・レベ
ルでかつ内部クロック信号φ２がハイ・レベルの期間ト
ランスファーゲート22が開き、前述の初段出力を取り込
み、内部クロック信号φ２に同期した出力信号「Ｏ」を
出力する。Next stage logic circuit 7 is composed of a transfer gate and an inverter and a NOR gate, first-stage output signal and the input clock signal phi internal clock signal phi 2 described above are input. In the next stage logic circuit, the transfer gate 22 is opened while the input clock signal φ is at a low level and the internal clock signal φ 2 is at a high level, the first stage output is taken in, and an output signal synchronized with the internal clock signal φ 2 Outputs "O".

また、第５図は、内部クロック信号φ１に同期した信
号を出力する同期化回路の第４の実施例を示す回路図で
ある。Further, FIG. 5 is a circuit diagram showing a fourth embodiment of the synchronization circuit for outputting a signal synchronized with the internal clock signal phi 1.

〔発明の効果〕〔The invention's effect〕

以上説明したように、本発明は、初段回路において、
非同期入力信号を入力クロック信号により取り込み、２
段目回路において、入力クロック信号と内部クロック信
号により、内部クロック信号に同期化した信号を出力す
ることにより、クロック信号に対する非同期入力信号の
ホールド時間を小さくでき、また、ホールド時間を小さ
くするためのLSIの入力端子と同期化回路間の遅延回路
を必要とせず、遅延回路を用いることにより生じるホー
ルド時間の電源電圧およびLSIの周囲温度による変動を
小さくできる効果がある。As described above, the present invention provides a first-stage circuit,
Asynchronous input signal is captured by input clock signal, 2
By outputting a signal synchronized with the internal clock signal by the input clock signal and the internal clock signal in the stage circuit, the hold time of the asynchronous input signal with respect to the clock signal can be reduced, and the hold time can be reduced. There is no need for a delay circuit between the input terminal of the LSI and the synchronization circuit, and there is an effect that fluctuations in the hold time caused by the power supply voltage and the ambient temperature of the LSI caused by using the delay circuit can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

第１図は本発明の第１の実施例を示す回路図、第２図は
第１図のタイムチャート、第３図は本発明の第３の実施
例の回路図、第４図は第１の実施例と同様の構成で内部
クロックφ１に同期化する第２の実施例を示す回路図、
第５図は第３の実施例と同様の構成で内部クロックφ１
に同期化する第４の実施例を示す回路図、第６図は従来
一例の回路図、第７図は第６図のタイムチャートであ
る。 ６……初段論理回路、７……次段論理回路、８……同期
化回路が用いられているLSI、９……内部クロック発生
回路、10……入力クロック信号に対する非同期入力信号
のホールド時間、11……入力クロック信号から内部クロ
ック信号までの遅延時間−、21,22……トランスファー
ゲート、 φ……入力クロック信号、φ1,φ２……内部クロック信
号、Ｉ……非同期入力信号、Ｏ……同期化出力信号。FIG. 1 is a circuit diagram showing a first embodiment of the present invention, FIG. 2 is a time chart of FIG. 1, FIG. 3 is a circuit diagram of a third embodiment of the present invention, and FIG. circuit diagram showing a second embodiment of synchronizing the internal clock phi 1 in the same configuration as the embodiment of,
FIG. 5 shows a configuration similar to that of the third embodiment and an internal clock φ 1.
FIG. 6 is a circuit diagram of a conventional example, and FIG. 7 is a time chart of FIG. 6 ... first stage logic circuit, 7 ... next stage logic circuit, 8 ... LSI using synchronization circuit, 9 ... internal clock generation circuit, 10 ... hold time of asynchronous input signal with respect to input clock signal, 11 ...... delay time from the input clock signal to an internal clock signal -, 21, 22 ...... transfer gates, phi ...... input clock signal, phi 1, phi 2 ...... internal clock signal, I ...... asynchronous input signal, O ...... Synchronized output signal.

フロントページの続き (56)参考文献 特開 昭60−5621（ＪＰ，Ａ) 特開 昭61−137416（ＪＰ，Ａ) 特開 昭63−16710（ＪＰ，Ａ) 特開 昭51−105735（ＪＰ，Ａ) 特開 昭62−146006（ＪＰ，Ａ) 特開 昭47−15068（ＪＰ，Ａ) 特開 昭62−227211（ＪＰ，Ａ) 特開 平１−98313（ＪＰ，Ａ) 特開 平１−144150（ＪＰ，Ａ) 実開 昭62−171220（ＪＰ，Ｕ) (58)調査した分野(Int.Cl.6，ＤＢ名) H03L 7/00 H03K 5/00 G06F 13/42Continuation of the front page (56) References JP-A-60-5621 (JP, A) JP-A-61-137416 (JP, A) JP-A-63-16710 (JP, A) JP-A-51-105735 (JP) JP-A-62-146006 (JP, A) JP-A-47-15068 (JP, A) JP-A-62-222711 (JP, A) JP-A-1-98313 (JP, A) 1-144150 (JP, A) Fully open 1987-171220 (JP, U) (58) Fields investigated (Int. Cl. 6 , DB name) H03L 7/00 H03K 5/00 G06F 13/42

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項１】非同期入力信号（Ｉ）と入力クロック信号
（φ）が入力され、非同期入力信号（Ｉ）を入力クロッ
ク信号（φ）のハイ・レベルの期間取り込み、入力クロ
ック信号（φ）の立ち下り時のデータを入力クロック信
号（φ）のロウ・レベルの期間保持し初段出力信号を発
生する初段論理回路と、 初段出力信号と入力クロック信号（φ）と内部クロック
信号（φ２）とが入力され、初段出力信号を入力クロッ
ク信号（φ）がロウ・レベルでかつ、内部クロック信号
（φ２）がハイ・レベルの期間取り込み、内部クロック
信号（φ２）に同期した次段出力信号（Ｏ）を出力する
次段論理回路と、 を含むことを特徴とする同期化回路。An asynchronous input signal (I) and an input clock signal (φ) are inputted, the asynchronous input signal (I) is fetched during a high level of the input clock signal (φ), and the input clock signal (φ) is A first-stage logic circuit that holds the data at the time of the falling level during the low level of the input clock signal (φ) and generates a first-stage output signal; a first-stage output signal, an input clock signal (φ), and an internal clock signal (φ 2 ); Is input, and the first-stage output signal is captured during a period when the input clock signal (φ) is at a low level and the internal clock signal (φ 2 ) is at a high level, and is synchronized with the internal clock signal (φ 2 ). And a next stage logic circuit for outputting (O).
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* Cited by examiner, † Cited by third party
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JPS605621A (en) * 1983-06-24 1985-01-12 Hitachi Ltd Asynchronous signal synchronizing circuit
JPS61137416A (en) * 1984-12-07 1986-06-25 Matsushita Electric Ind Co Ltd Synchronizing circuit

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