JP2796299B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は集積回路装置に係り、特に大型電子計算機等
で使用される高集積LSIに用いて好適な半導体装置に関
する。
〔従来の技術〕
従来、ゲートアレイなどの集積回路装置は、論理を構
成するゲート回路と、そのゲート回路へバイアス電位を
供給するバイアス回路から成つていた。一方、バイアス
回路はLSI固有の定電位を発生し、ゲート回路が電源・
温度変化に対しある範囲内で安定動作するようにその電
位が変化するものであつた。なお、この種の装置として
関連するものは、特開昭59−224923号が挙げられる。
〔発明が解決しようとする問題点〕
上記従来技術では、ゲート回路へ供給されるバイアス
電位は固定的であつた。したがつて、LSIの動作マージ
ン試験のためには、外部から給電される電源電圧やLSI
の環境温度を変化させて行なつていたため、ゲート回路
の飽和マージン試験やゲート回路の入力マージン試験を
直接的な手段で行なうことが困難であつた。
本発明の目的は、電源電圧や環境温度を変えることな
くLSIの動作マージン試験、とくにゲート回路の飽和マ
ージンや入力マージン試験を行なえるようにすることに
ある。
〔問題点を解決するための手段〕
上記目的は、LSI内のゲート回路やメモリ回路などに
つながるバイアス電位や参照電位を外部からの入力信号
によつて変化させる手段を設けることにより達成され
る。
〔作用〕
バイアス電位を変化させることは、たとえばゲート回
路として、第６図に示すようなECL（Emitter Coupled L
ogic,エミツタ結合論理回路）回路を用いている場合、E
LC回路の定電流源トランジスタ603のベースに入力され
るバイアス電位Vcsを変えることである。それによつ
て、抵抗604で決まる論理振幅をコントロールすること
ができるので、たとえば論理振幅を小さくすることによ
りゲート回路の動作マージン試験を行なうことができ
る。また、参照電位VBBを変化させることは、入力信号V
IN1に対する入力マージン試験を行なうことと等価にな
る。
〔実施例〕
以下、本発明の一実施例を第１図を用いて説明する。
本実施例は、本発明を論理LSIに適用したものである。
第１図において、101はLSIチツプを示し、チツプ内の論
理ゲート部102、論理ゲート部にバイアス電位を給電す
るバイアス電位発生回路103とバイアス電位をステツプ
状に変化させるバイアス電位コントロール回路104から
構成されている。I1〜Imはチツプへの入出力信号ピン、
P1〜Plは電源ピン、IN1〜INnはバイアス電位コントロー
ルの入力ピンである。
入力ピン信号IN1〜INnはバイアス電位コントロール回
路104に接続されており、バイアス電位コントロール104
は結線105を通してバイアス発生回路103につながれてい
る。さらにバイアス電位発生回路103は論理ゲート部102
へ結線106を通してバイアス電位または参照電位などを
給電する構成になつている。このとき入力ピン信号IN1
〜INnの上方によりバイアス電位コントロール回路104は
下記の働きをする。制御すべきバイアス電位（または
参照電位など）が複数個有る場合の選択信号，変化さ
せるべき電位の方向と変化量（ステツプ量）の指示を行
なう。また、バイアス電位発生回路103は、前記バイア
ス電位コントロール回路104からの制御信号によりバイ
アス電位などを変化させるが、通常動作では電源電圧，
温度に対して有る範囲内でゲート回路107の動作マージ
ンを維持するように働く。
したがつて、本発明の構成を取ることにより、電源電
圧や環境温度を変えることなくLSIの動作マージン試験
を行なうことができる。
第２図は、第１図におけるバイアス電位発生回路103
とそれにつながるバイアス電位コントロール回路104の
詳細回路構成の一例を示す図である。バイアス電位発生
回路103は特開昭59−224923号に述べられているよう
に、シリコン・バンドギヤツプを利用した定電圧発生回
路にトランジスタ215を設けたことによつて、電源電圧
特性を改善したものであるが、その詳細について述べる
ことは省略する。バイアス電位コントロール回路104は
トランジスタ202,203とそれぞれのベースの入力となる
制御回路204から構成されており、トランジスタ202,203
のエミツタはそれぞれ結線213,214を通してバイアス電
位発生回路103のトランジスタ206,205のエミツタに接続
されている。この時、トランジスタ205と203及び206,20
2はそれぞれ差動回路を構成することになる。トランジ
スタ202,203のベースを入力とし、トランジスタ206,205
の定電圧化されたベース電位を基準としたスイツチ回路
にもなつている。従つて、入力信号ピンS1,S2の信号に
より制御回路204はトランジスタ202,203ベース電位とし
てそれぞれトランジスタ206,205のベース電位より高い
電位もしくは低い電位を発生する。これにより、抵抗21
8に流れる電流量が変化し、トランジスタ208のエミツタ
から出力されるバイアス電位VCSの大きさを変えること
ができる。また、電位の変化量は抵抗216,217の大きさ
により変えることができ、入力信号ピンS1,S2によりバ
イアス電位VCSの変化方向も指定できる。一方、本実施
例では前述したようにスイツチ回路が２組の場合を示し
ているが、スイツチ回路の数を増やすことにより、バイ
アス電位VCSの変化するステツプ数を増やすこともでき
る。
したがつて、本実施例のような回路構成においては、
バイアス電位を入力信号の情報により、ステツプ状に変
化させることができる。
第３図は、第２図における制御回路204の詳細回路構
成の一例を示す図である。これは、カレントミラー回路
を利用したもので、トランジスタ302の定電流源と、差
動回路を構成するトランジスタ304,303と、エミツタフ
オロワ・トランジスタ306などから構成されている。入
力信号INはトランジスタ304のベースに入力され、トラ
ンジスタ308のコレクタに発生された参照電位VBB′はト
ランジスタ303のベース311に入力されている。入力信号
INはこの参照電位VBB′と比較され、その出力がトラン
ジスタ303のコレクタ309から取り出されエミツタフオロ
ア306のベースに入力され、そしてダイオード310でレベ
ルシフトされ出力される。この出力Snが第２図で示され
た、トランジスタ202,203のベースに入力される。
第４図に、本発明の他の実施例回路図を示す。本実施
例はたとえば第６図で示されたECL回路の参照電位VBBを
コントロールする場合のものであり、バイアス電位VCS
がベースに入力されて定電流源トランジスタ405,404と
参照電位VBBのレベルを決める抵抗408とそれを出力する
エミツタフオロアトランジスタ406、及び参照電位VBBの
レベルをステツプ状に変化させるための定電流スイツチ
回路401とから構成されている。
電気的にスイツチするSW1,SW2より抵抗408に流れる電
流量を変えることで、トランジスタ405のコレクタ407に
発生する電位を変化させることになり、参照電位VBBを
ステツプ状に変化させることができる。また、この時の
電位のステツプ量は、定電流源402,403の電流量で決定
することができる。
したがつて、ゲート回路の動作マージン試験、とくに
入力マージン試験を参照電位VBBを変化させることによ
り行なうことができる。
第５図は、第４図を定電流スイツチ回路401の詳細回
路構成の一例を示す図である。これは、定電流源501と
それにつながり差動回路を構成するトランジスタ502,50
3から構成されており、入力信号IN2と参照電位VBB1のレ
ベル差によりスイツチ動作するものである。この時トラ
ンジスタ502のコレクタが第４図のトランジスタ405のコ
レクタ407に結線409を通して接続されている。
なお、以上の実施例では、主にバイポーラのNPNトラ
ンジスタを用いた場合の回路構成について説明してきた
が、PNPトランジスタでも、FET（電界効果トランジス
タ）でも、前述した実施例の考え方がそのまま適用でき
る。
〔発明の効果〕
以上説明したように、本発明によれば、ゲート回路や
メモリ回路などに給電されるバイアス電位や参照電位を
外部端子から電位をステツプ状にコントロールできるの
で、電源電圧や環境温度を変えることなくLSIの動作マ
ージン試験を行なうことができる。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an integrated circuit device, and more particularly to a semiconductor device suitable for use in a highly integrated LSI used in a large-sized computer or the like. 2. Description of the Related Art Conventionally, an integrated circuit device such as a gate array includes a gate circuit constituting logic and a bias circuit for supplying a bias potential to the gate circuit. On the other hand, the bias circuit generates a constant potential specific to the LSI, and the gate circuit
The potential is changed so as to operate stably within a certain range with respect to a temperature change. Japanese Patent Application Laid-Open (JP-A) No. 59-224923 is related to this type of apparatus. [Problems to be Solved by the Invention] In the above prior art, the bias potential supplied to the gate circuit is fixed. Therefore, for an LSI operating margin test, the power supply voltage supplied from outside and the LSI
However, it has been difficult to perform a gate circuit saturation margin test and a gate circuit input margin test by direct means. SUMMARY OF THE INVENTION It is an object of the present invention to perform an operation margin test of an LSI without changing a power supply voltage or an environmental temperature, in particular, a saturation margin and an input margin test of a gate circuit. [Means for Solving the Problems] The above object is achieved by providing means for changing a bias potential or a reference potential connected to a gate circuit or a memory circuit in an LSI by an external input signal. [Operation] Changing the bias potential is performed, for example, as an ECL (Emitter Coupled L) as shown in FIG. 6 as a gate circuit.
ogic, emitter-coupled logic circuit)
This is to change the bias potential Vcs input to the base of the constant current source transistor 603 of the LC circuit. Thus, the logic amplitude determined by the resistor 604 can be controlled, so that an operation margin test of the gate circuit can be performed by reducing the logic amplitude, for example. Changing the reference potential V BB is equivalent to input signal V
This is equivalent to performing an input margin test for IN1 . Embodiment One embodiment of the present invention will be described below with reference to FIG.
In the present embodiment, the present invention is applied to a logic LSI.
In FIG. 1, reference numeral 101 denotes an LSI chip, which comprises a logic gate section 102 in the chip, a bias potential generation circuit 103 for supplying a bias potential to the logic gate section, and a bias potential control circuit 104 for changing the bias potential in a stepwise manner. Have been. I 1 ~I m is O signal pin to the chip,
P 1 to P l power pin, IN 1 to IN n is an input pin of the bias potential control. The input pin signals IN 1 to IN n are connected to a bias potential control circuit 104,
Is connected to a bias generation circuit 103 through a connection 105. Further, the bias potential generating circuit 103 is
In this configuration, a bias potential or a reference potential is supplied through the connection 106. At this time, the input pin signal IN 1
Bias potential control circuit 104 by the upper to IN n serves below. A selection signal when there are a plurality of bias potentials (or reference potentials, etc.) to be controlled, and a direction of a potential to be changed and a change amount (step amount) are specified. The bias potential generating circuit 103 changes a bias potential and the like according to a control signal from the bias potential control circuit 104.
It functions to maintain the operation margin of the gate circuit 107 within a certain range with respect to the temperature. Therefore, by adopting the configuration of the present invention, an operation margin test of the LSI can be performed without changing the power supply voltage or the environmental temperature. FIG. 2 shows the bias potential generating circuit 103 in FIG.
FIG. 3 is a diagram illustrating an example of a detailed circuit configuration of a bias potential control circuit 104 connected to the circuit. As described in JP-A-59-224923, the bias potential generating circuit 103 has improved power supply voltage characteristics by providing a transistor 215 in a constant voltage generating circuit using a silicon band gap. However, detailed description thereof is omitted. The bias potential control circuit 104 is composed of transistors 202 and 203 and a control circuit 204 serving as an input of each base.
Are connected to the emitters of the transistors 206 and 205 of the bias potential generating circuit 103 through connections 213 and 214, respectively. At this time, transistors 205 and 203 and 206, 20
2 will each constitute a differential circuit. The bases of the transistors 202 and 203 are input and the transistors 206 and 205
And a switch circuit based on the constant potential of the base potential. Therefore, the control circuit 204 generates a potential higher or lower than the base potential of the transistors 206 and 205 as the base potential of the transistors 202 and 203, respectively, according to the signals of the input signal pins S1 and S2. As a result, the resistance 21
The amount of current flowing through 8 changes, and the magnitude of the bias potential V CS output from the emitter of the transistor 208 can be changed. The amount of change in the potential can be changed depending on the size of the resistors 216 and 217, and the direction in which the bias potential VCS changes can be specified by the input signal pins S1 and S2. On the other hand, in the present embodiment has switch circuit as described above indicates the case of the two sets, by increasing the number of switch circuits, it is also possible to increase the step number of changes in the bias potential V CS. Therefore, in a circuit configuration such as the present embodiment,
The bias potential can be changed in steps according to the information of the input signal. FIG. 3 is a diagram showing an example of a detailed circuit configuration of the control circuit 204 in FIG. This uses a current mirror circuit, and includes a constant current source of a transistor 302, transistors 304 and 303 forming a differential circuit, an emitter follower transistor 306, and the like. The input signal IN is input to the base of the transistor 304, and the reference potential V BB ′ generated at the collector of the transistor 308 is input to the base 311 of the transistor 303. input signal
IN is compared with the reference potential V BB ′, the output of which is taken out from the collector 309 of the transistor 303, input to the base of the emitter follower 306, and level-shifted by the diode 310 and output. The output S n is shown in Figure 2, is input to the base of the transistor 202 and 203. FIG. 4 shows a circuit diagram of another embodiment of the present invention. This embodiment is for controlling the reference potential V BB of the ECL circuit shown in FIG. 6, for example, and the bias potential V CS
Constant for but varying emitter ivy Huo lower transistor 406 and outputs it as a resistor 408 for determining the level of the reference potential V BB and the constant current source transistor 405 and 404 are input to the base, and the level of the reference potential V BB to step shape And a current switch circuit 401. By changing the amount of current flowing from electrically SW1 to switch, SW2 to the resistor 408, results in changing the potential generated at the collector 407 of the transistor 405, the reference potential V BB can be changed to step form. Further, the step amount of the potential at this time can be determined by the current amount of the constant current sources 402 and 403. Therefore, the operation margin test of the gate circuit, particularly, the input margin test can be performed by changing the reference potential VBB . FIG. 5 is a diagram showing an example of a detailed circuit configuration of the constant current switch circuit 401 in FIG. This is because the constant current source 501 and the transistors 502 and 50 connected to it constitute a differential circuit.
3, and performs a switching operation according to the level difference between the input signal IN2 and the reference potential VBB1 . At this time, the collector of the transistor 502 is connected to the collector 407 of the transistor 405 in FIG. In the above embodiment, a circuit configuration in which a bipolar NPN transistor is mainly used has been described. However, the concept of the above embodiment can be applied to a PNP transistor and an FET (field effect transistor) as it is. [Effects of the Invention] As described above, according to the present invention, a bias potential and a reference potential supplied to a gate circuit, a memory circuit, and the like can be controlled in a step-like manner from an external terminal. It is possible to perform an LSI operation margin test without changing.
【図面の簡単な説明】
第１図は本発明の一実施例図、第２図は第１図中のバイ
アス電位発生回路とバイアス電位コントロール回路の詳
細回路図、第３図は第２図中の制御回路の詳細回路図、
第４図は本発明の他の実施例図、第５図は第４図中の定
電流スイツチ回路の詳細回路図、第６図はECL回路を示
す図である。
101……LSIチツプ、102……論理ゲート部、103……バイ
アス電位発生回路、104……バイアス電位コントロー
ル、INn……バイアス電位コントロール入力ピン、VCS…
…バイアス電位、VBB……参照電位。BRIEF DESCRIPTION OF THE DRAWINGS FIG. 1 is a diagram of an embodiment of the present invention, FIG. 2 is a detailed circuit diagram of a bias potential generating circuit and a bias potential control circuit in FIG. 1, and FIG. 3 is a diagram in FIG. Detailed circuit diagram of the control circuit of
FIG. 4 is a diagram showing another embodiment of the present invention, FIG. 5 is a detailed circuit diagram of the constant current switch circuit in FIG. 4, and FIG. 6 is a diagram showing an ECL circuit. 101: LSI chip, 102: Logic gate section, 103: Bias potential generation circuit, 104: Bias potential control, IN n: Bias potential control input pin, V CS ...
… Bias potential, V BB …… Reference potential.
フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822 Ｈ０１Ｌ 21/82 Ｔ Ｈ０３Ｋ 19/00 (72)発明者 田中 一雄 東京都青梅市今井2326番地 株式会社日 立製作所コンピユータ事業部デバイス開 発センタ内 (72)発明者 浜本 正人 東京都青梅市今井2326番地 株式会社日 立製作所コンピユータ事業部デバイス開 発センタ内 (72)発明者 以頭 博之 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 清水 淳 東京都青梅市今井2326番地 株式会社日 立製作所コンピユータ事業部デバイス開 発センタ内 (56)参考文献 特開 昭59−186330（ＪＰ，Ａ) 特開 昭58−171842（ＪＰ，Ａ) 特開 昭61−40050（ＪＰ，Ａ) 特開 昭62−171315（ＪＰ，Ａ) 特開 昭62−195167（ＪＰ，Ａ)Continuation of the front page (51) Int.Cl. 6 Identification symbol FI H01L 21/822 H01L 21/82 T H03K 19/00 (72) Inventor Kazuo Tanaka 2326 Imai, Ome-shi, Tokyo Computer Division, Hitachi, Ltd. Inside the Device Development Center (72) Inventor Masato Hamamoto 2326 Imai, Ome-shi, Tokyo Computing Division, Hitachi, Ltd. (72) Inventor Jun Shimizu 2326 Imai, Ome-shi, Tokyo In-house Device Development Center, Computer Division, Hitachi Ltd. (56) References JP-A-59-186330 (JP, A) JP-A-58-171842 (JP, A) JP-A-61-4050 (JP, A) JP-A-62-171315 (JP, A) JP-A-62-195167 (JP, A)
Claims (1)
動作マージン試験を行う機能を有する半導体装置であっ
て、 論理ゲート回路と、該論理ゲート回路の動作マージン試
験を行うときに試験用コントロール信号を入力する外部
入力端子と、該試験用コントロール信号により論理ゲー
ト回路のバイアス電位を変化させる制御回路と、変化さ
せたバイアス電位を発生するバイアス電位発生回路とか
らなることを特徴とする半導体装置。 ２．論理動作実行に先だってLSI内の論理ゲート回路の
入力マージン試験を行う機能を有する半導体装置であっ
て、 論理ゲート回路と、該論理ゲート回路の入力信号に対す
る入力マージン試験を行うときに試験用コントロール信
号を入力する外部入力端子と、該試験用コントロール信
号により論理ゲート回路の参照電位を変化させる制御回
路と、変化させた参照電位を発生する参照電位発生回路
とからなることを特徴とする半導体装置。(57) [Claims] A semiconductor device having a function of performing an operation margin test of a logic gate circuit in an LSI prior to execution of a logic operation, wherein a logic gate circuit and a test control signal are input when performing an operation margin test of the logic gate circuit A semiconductor device comprising: an external input terminal; a control circuit for changing a bias potential of a logic gate circuit in accordance with the test control signal; and a bias potential generation circuit for generating a changed bias potential. 2. A semiconductor device having a function of performing an input margin test of a logic gate circuit in an LSI prior to execution of a logic operation, comprising: a logic gate circuit; and a control signal for testing when performing an input margin test for an input signal of the logic gate circuit. And a control circuit for changing the reference potential of the logic gate circuit by the test control signal, and a reference potential generating circuit for generating the changed reference potential.
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