JP2792242B2 - Scrambler with inversion circuit - Google Patents
Scrambler with inversion circuitInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は入力信号が「１」の連
続、「０」の連続または特異パターンとなった場合で
も、安定に動作する反転回路付きスクランブラに関す
る。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a scrambler with an inversion circuit which operates stably even when an input signal has a continuous "1", a continuous "0" or a unique pattern.
【０００２】ディジタル通信においては、データ中に挿
入されている同期ビットを抽出し、同期ビットに同期を
とり通信を行っている。しかし、データが「０」が連続
すると同期ビットを再生できなくなるので、「０」の連
続を防止するために、送信側では送信データにスクラン
ブルをかけ「０」の連続を圧縮し、受信側ではデスクラ
ンブルを行って元のデータに戻している。In digital communication, a synchronization bit inserted in data is extracted, and communication is performed in synchronization with the synchronization bit. However, if the data continues to be "0", the synchronization bit cannot be reproduced. To prevent the continuation of "0", the transmission side scrambles the transmission data and compresses the continuation of "0". The original data has been descrambled.
【０００３】かかる、スクランブル回路は「０」の連
続、「１」の連続または特異パターンが入力したときで
も、正しくスクランブルを行うことが要求されている。[0003] Such a scramble circuit is required to scramble correctly even when a series of "0" s, a series of "1" s or a unique pattern is input.
【０００４】[0004]
【従来の技術】図４は従来例を説明する図を示す。図中
の１１は４個のフリップフロップ回路（以下ＦＦ回路と
称する）からなるシフトレジスタ、２０、５０は排他的
論理和回路（以下ＥＸ−ＯＲ回路と称する）、３１Ａは
オール「０」検出器３１としての否定論理積回路（以下
ＮＡＮＤ回路と称する）、３２Ａはオール「１」検出器
３２としての論理積回路（以下ＡＮＤ回路と称する）、
４０は反転回路、６４はｎ回に１回「１」を出力する１
／ｎ発生回路である。2. Description of the Related Art FIG. 4 is a diagram for explaining a conventional example. In the figure, reference numeral 11 denotes a shift register composed of four flip-flop circuits (hereinafter referred to as FF circuits), reference numerals 20 and 50 denote exclusive OR circuits (hereinafter referred to as EX-OR circuits), and reference numeral 31A denotes an all "0" detector. A NAND circuit (hereinafter referred to as a NAND circuit) as 31; an AND circuit (hereinafter referred to as an AND circuit) as an all- "1" detector 32;
Reference numeral 40 denotes an inverting circuit, and 64 denotes "1" which outputs "1" once every n times.
/ N generation circuit.
【０００５】図４は自己同期型スクランブラの例であ
り、シフトレジスタ１１の２段目の出力と４段目の出力
をＥＸ−ＯＲ回路２０に入力して排他的論理和をとり、
ＥＸ−ＯＲ回路２０の出力と入力信号をＥＸ−ＯＲ回路
５０に入力して排他的論理和をとり、その出力をシフト
レジスタ１１に入力することによりスクランブルをかけ
ている。FIG. 4 shows an example of a self-synchronous scrambler. The output of the second stage and the output of the fourth stage of the shift register 11 are input to an EX-OR circuit 20 and exclusive-ORed.
The output of the EX-OR circuit 20 and an input signal are input to the EX-OR circuit 50 to perform an exclusive OR operation, and the output is input to the shift register 11 for scrambling.
【０００６】１／ｎ発生回路６４はオール「１」あるい
はオール「０」が連続したときスクランブルがかからな
くなることを防止するために、ｎ回に１回「１」を発生
し、その出力により、ＥＸ−ＯＲ回路２０の出力を反転
して、オール「１」あるいはオール「０」が連続するこ
とを防止している。The 1 / n generating circuit 64 generates "1" once every n times to prevent scramble from being lost when all "1" or all "0" continue, and , EX-OR circuit 20 is inverted to prevent all "1" or all "0" from continuing.
【０００７】[0007]
【発明が解決しようとする課題】上述の従来例におい
て、ｎ＝３の例で説明する。例えば、ＮＡＮＤ回路３１
Ａがシフトレジスタ１１のオール「０」を検出したと
き、１／ｎ発生回路６４が動作し、３回に１回「１」発
生する。ここで、ＥＸ−ＯＲ回路２０の出力が０、０、
０、の連続であるので、１／ｎ発生回路６４は０、０、
１、を繰り返し出力する。A description will be given of an example in which n = 3 in the above-mentioned conventional example. For example, the NAND circuit 31
When A detects all "0" in the shift register 11, the 1 / n generation circuit 64 operates and generates "1" once every three times. Here, the output of the EX-OR circuit 20 is 0, 0,
0, 0, 0, 0, 0,
1 is repeatedly output.
【０００８】そこで、入力信号が同じく０、０、１、を
繰り返す場合には、ＥＸ−ＯＲ回路５０の２つの入力は
常に一致することになり、その出力は「０」の連続とな
り、３回に１回ＥＸ−ＯＲ２０の出力を反転したにもか
かわらず、スクランブルをかけることができなくなる。Therefore, when the input signal repeats 0, 0, 1, the two inputs of the EX-OR circuit 50 always coincide, and the output becomes "0" continuously, and becomes three times. Despite inverting the output of the EX-OR 20 once, scrambling cannot be performed.
【０００９】本発明はどのような入力信号に対しても安
定にスクランブルをかけることのできる反転回路付きス
クランブラを実現しようとする。An object of the present invention is to realize a scrambler with an inverting circuit that can stably scramble any input signal.
【００１０】[0010]
【課題を解決するための手段】図１は本発明の原理を説
明するブロック図である。図中の１０は入力信号をシフ
トするシフトレジスタであり、２０はシフトレジスタ１
０の第ｍビットの出力と第ｎビットの出力との排他的論
理和をとりシフトレジスタ１０の入力に帰還するＥＸ−
ＯＲ回路であり、３１はシフトレジスタ１０の出力がオ
ール「０」となったことを検出するオール「０」検出器
であり、３２はシフトレジスタ１０の出力がオール
「１」となったことを検出するオール「１」検出器であ
り、４０はオール「０」検出器３１、オール「１」検出
器３２が、オール「０」、オール「１」を検出したとき
に、帰還する信号を反転する反転回路であり、５０は反
転回路４０の出力と入力信号との排他的論理和をとるＥ
Ｘ−ＯＲ回路である。FIG. 1 is a block diagram for explaining the principle of the present invention. In the figure, reference numeral 10 denotes a shift register for shifting an input signal, and reference numeral 20 denotes a shift register 1.
EX- which takes an exclusive OR of the output of the m-th bit and the output of the n-th bit of 0 and feeds it back to the input of the shift register 10
An OR circuit 31 is an all "0" detector for detecting that the output of the shift register 10 is all "0", and 32 is an all-zero detector for detecting that the output of the shift register 10 is all "1". An all- "1" detector 40 for detecting an inverted signal when the all- "0" detector 31 and the all- "1" detector 32 detect all "0" and all "1", respectively. An inversion circuit 50 performs an exclusive OR operation on an output of the inversion circuit 40 and an input signal.
It is an X-OR circuit.
【００１１】また、６０はＥＸ−ＯＲ回路２０の出力を
を反転させる任意のパターンを発生するパターン発生手
段であり、７０はオール「０」検出器３１、オール
「１」検出器３２が、オール「０」、オール「１」を検
出したときにパターン発生手段６０を起動するパターン
起動手段であり、シフトレジスタ１０の出力がオール
「０」、オール「１」となった場合は、パターン発生手
段６０の発生する任意のパターンによりＥＸ−ＯＲ回路
２０の出力を反転することにより、安定にスクランブル
動作を行うことが可能となる。Reference numeral 60 denotes a pattern generating means for generating an arbitrary pattern for inverting the output of the EX-OR circuit 20, and reference numeral 70 denotes an all "0" detector 31 and an all "1" detector 32. This is a pattern activating means for activating the pattern generating means 60 when "0" and all "1" are detected. When the output of the shift register 10 becomes all "0" and all "1", the pattern generating means is activated. By inverting the output of the EX-OR circuit 20 according to an arbitrary pattern generated by 60, a stable scrambling operation can be performed.
【００１２】[0012]
【作用】シフトレジスタ１０で入力信号をシフトし、そ
の第ｍ番目と第ｎ番目の出力の排他的論理和をＥＸ−Ｏ
Ｒ回路２０で発生させ、その出力と入力信号との排他的
論理和をＥＸ−ＯＲ回路５０でとり、その出力をシフト
レジスタ１０に入力することによりスクランブルをかけ
ている。The input signal is shifted by the shift register 10, and the exclusive OR of the m-th and n-th outputs is obtained by EX-O.
The signal is generated by the R circuit 20, the exclusive OR of the output and the input signal is taken by the EX-OR circuit 50, and the output is input to the shift register 10 for scrambling.
【００１３】ここで、オール「０」検出器３１、オール
「１」検出器３２は、シフトレジスタ１０の出力がオー
ル「０」またはオール「１」になったことを検出し、そ
の出力をパターン起動手段７０に入力する。Here, an all "0" detector 31 and an all "1" detector 32 detect that the output of the shift register 10 has become all "0" or all "1" and pattern the output into a pattern. The input is made to the activation means 70.
【００１４】パターン起動手段７０はオール「０」検出
器３１、オール「１」検出器３２からのオール「０」ま
たはオール「１」の検出信号により、パターン発生手段
６０を起動し任意のパターンを発生する。The pattern activating means 70 activates the pattern generating means 60 in response to an all "0" or all "1" detection signal from the all "0" detector 31 and the all "1" detector 32, and generates an arbitrary pattern. Occur.
【００１５】反転回路４０ではパターン発生手段６０の
出力に応じてＥＸ−ＯＲ回路２０の出力を反転し、シフ
トレジスタ１０の入力に戻すことにより、「０」の連
続、「１」の連続、さらには周期的に同一パターンを繰
り返すような特異パターンに対しても安定にスクランブ
ルをかけることができる。The inverting circuit 40 inverts the output of the EX-OR circuit 20 in accordance with the output of the pattern generating means 60 and returns the output to the input of the shift register 10 so that "0" s, "1" s, and Can stably scramble even a peculiar pattern that repeats the same pattern periodically.
【００１６】[0016]
【実施例】図２は本発明の実施例を説明する図である。
図中のシフトレジスタ１１、ＥＸ−ＯＲ回路２０、５
０、ＮＡＮＤ回路３１Ａ、ＡＮＤ回路３２Ａは図４の従
来例で説明したのと同一物である。FIG. 2 is a diagram for explaining an embodiment of the present invention.
The shift register 11, EX-OR circuits 20, 5
0, NAND circuit 31A and AND circuit 32A are the same as those described in the conventional example of FIG.
【００１７】また、Ｎ進カウンタ６１、セレクタ６２で
図１で説明したパターン発生手段６０を構成し、論理和
回路（以下ＯＲ回路と称する）７１でパターン起動手段
７０を構成している。The N-ary counter 61 and the selector 62 constitute the pattern generating means 60 described with reference to FIG. 1, and the OR circuit (hereinafter referred to as the OR circuit) 71 constitutes the pattern starting means 70.
【００１８】否定論理和回路（以下ＮＯＲ回路と称す
る）４１、ＡＮＤ回路４２、ＯＲ回路４３で反転回路４
０を構成した例である。図２において、シフトレジスタ
１１の２段目と４段目の出力の排他的論理和をとり、そ
の出力と入力信号の排他的論理和をとり、その出力をシ
フトレジスタ１１に入力してスクランブルをかけ、ＮＡ
ＮＤ３１Ａ、ＡＮＤ回路３２Ａでオール「０」、オール
「１」を検出する動作は従来例と同じである。A NOR circuit (hereinafter referred to as a NOR circuit) 41, an AND circuit 42, and an OR circuit 43 constitute an inverting circuit 4.
0 is an example. In FIG. 2, the exclusive OR of the outputs of the second and fourth stages of the shift register 11 is taken, the exclusive OR of the output and the input signal is taken, and the output is inputted to the shift register 11 for scrambling. Over, NA
The operation of detecting all “0” and all “1” in the ND 31A and the AND circuit 32A is the same as the conventional example.
【００１９】図２においては、ＮＡＮＤ回路３１Ａ、Ａ
ＮＤ回路３２Ａでオール「０」、オール「１」を検出す
ると、「１」を出力し、その論理和をとったＯＲ回路７
１の出力でＮ進カウンタ６１のカウントを開始させる。In FIG. 2, NAND circuits 31A, 31A
When all "0" and all "1" are detected by the ND circuit 32A, "1" is output, and the OR circuit 7 which takes the logical sum thereof is output.
The output of 1 causes the N-ary counter 61 to start counting.
【００２０】Ｎ進カウンタ６１のカウント値はセレクタ
６２に入力され、Ｎ進カウンタ６１のカウント値に対応
するセレクタ６２の入力端子Ｄ１〜ＤＮに設定してある
信号を出力する。ここで設定するパターンは極力周期性
のないパターンを設定することがスクランブラの安定動
作に対して有効である。The count value of the N-ary counter 61 is input to the selector 62, and outputs a signal set to the input terminals D1 to DN of the selector 62 corresponding to the count value of the N-ary counter 61. It is effective for the stable operation of the scrambler to set a pattern having no periodicity as much as possible.
【００２１】セレクタ６２の出力はＮＯＲ回路４１とＡ
ＮＤ回路４２に入力され、セレクタ６２の出力が「１」
の場合はＥＸ−ＯＲ回路２０の出力をそのまま出力し、
セレクタ６２の出力が「０」の場合はＥＸ−ＯＲ回路２
０の出力を反転して出力し、ＥＸ−ＯＲ回路２０の出力
を任意パターンで反転することにより安定にスクランブ
ル動作を行う。The output of the selector 62 is supplied to the NOR circuit 41 and A
The signal is input to the ND circuit 42 and the output of the selector 62 is “1”.
In the case of, the output of the EX-OR circuit 20 is output as it is,
When the output of the selector 62 is “0”, the EX-OR circuit 2
The output of 0 is inverted and output, and the scramble operation is performed stably by inverting the output of the EX-OR circuit 20 in an arbitrary pattern.
【００２２】図３は図２のＮ進カウンタ６１、セレクタ
６２としてシフトレジスタとＥＸ−ＯＲ回路からなる４
段のＰＮパターン発生器６３を用いた例であり、ＮＡＮ
Ｄ３１Ａ、ＡＮＤ回路３２Ａでオール「０」、オール
「１」を検出した場合は、ＯＲ回路７１の出力でＰＮパ
ターン発生器６３を動作させランダムパターンを発生さ
せ、ＥＸ−ＯＲ回路２０の出力をランダムパターンにし
たがって反転させることにより安定にスクランブル動作
を行う。FIG. 3 shows an N-ary counter 61 and a selector 62 shown in FIG.
This is an example in which a PN pattern generator 63 of a stage is used.
When all "0" and all "1" are detected by the D31A and the AND circuit 32A, the PN pattern generator 63 is operated by the output of the OR circuit 71 to generate a random pattern, and the output of the EX-OR circuit 20 is randomized. By performing the inversion according to the pattern, the scrambling operation is stably performed.
【００２３】ＰＮパターン発生器６３は公知の技術であ
るのでここでは説明しない。Since the PN pattern generator 63 is a known technique, it will not be described here.
【００２４】[0024]
【発明の効果】本発明によれば、どのようなパターンの
入力信号に対しても安定にスクランブルをかけることの
できる反転回路付きスクランブラを得ることができる。According to the present invention, it is possible to obtain a scrambler with an inversion circuit that can stably scramble an input signal of any pattern.
【図１】 本発明の原理を説明するブロック図FIG. 1 is a block diagram illustrating the principle of the present invention.
【図２】 本発明の実施例を説明する図FIG. 2 is a diagram illustrating an embodiment of the present invention.
【図３】 本発明のその他の実施例を説明する図FIG. 3 is a diagram illustrating another embodiment of the present invention.
【図４】 従来例を説明する図FIG. 4 illustrates a conventional example.
１０、１１ シフトレジスタ ２０、５０ ＥＸ−
ＯＲ回路 ３１ オール「０」検出器 ３２ オール「１」
検出器 ３１Ａ ＮＡＮＤ回路 ３２Ａ、４２ ＡＮ
Ｄ回路 ４０ 反転回路 ４１ ＮＯＲ回路 ４３、７１ ＯＲ回路 ６０ パターン発生
手段 ６１ Ｎ進カウンタ ６２ セレクタ ６３ ＰＮパターン発生回路 ６４ １／ｎ発生回
路 ７０ パターン起動手段10, 11 shift register 20, 50 EX-
OR circuit 31 All "0" detector 32 All "1"
Detector 31A NAND circuit 32A, 42 AN
D circuit 40 Inverting circuit 41 NOR circuit 43, 71 OR circuit 60 Pattern generating means 61 N-ary counter 62 Selector 63 PN pattern generating circuit 64 1 / n generating circuit 70 Pattern starting means
Claims (3)
力信号をシフトするシフトレジスタ（１０）と、前記シ
フトレジスタ（１０）の第ｍビットの出力と第ｎビット
の出力との排他的論理和をとり前記シフトレジスタ（１
０）の入力に帰還する排他的論理和回路（２０）と、前
記シフトレジスタ（１０）の出力がオール「０」となっ
たことを検出するオール「０」検出器（３１）と、前記
シフトレジスタ（１０）の出力がオール「１」となった
ことを検出するオール「１」検出器（３２）と、前記オ
ール「０」検出器（３１）、前記オール「１」検出器
（３２）が、オール「０」、オール「１」を検出したと
きに、帰還する信号を反転する反転回路（４０）と、前
記反転回路（４０）の出力と入力信号との排他的論理和
をとる排他的論理和回路（５０）よりなるスクランブラ
において、前記排他的論理和回路（２０）の出力を反転
させる任意のパターンを発生するパターン発生手段（６
０）と、前記オール「０」検出器（３１）、前記オール
「１」検出器（３２）が、オール「０」、オール「１」
を検出したときに前記パターン発生手段（６０）を起動
するパターン起動手段（７０）とを設けたことを特徴と
する反転回路付きスクランブラ。1. A scrambler with an inverting circuit, comprising: a shift register (10) for shifting an input signal; and an exclusive OR of an output of an m-th bit and an output of an n-th bit of the shift register (10). And the shift register (1
0), an exclusive OR circuit (20) that feeds back to the input of the shift register (10), an all “0” detector (31) that detects that the output of the shift register (10) is all “0”, and An all "1" detector (32) for detecting that the output of the register (10) is all "1"; the all "0" detector (31); and the all "1" detector (32) Is an inverting circuit (40) for inverting a signal to be fed back when all "0" and all "1" are detected, and an exclusive OR for taking an exclusive OR of an output of the inverting circuit (40) and an input signal. A pattern generating means (6) for generating an arbitrary pattern for inverting the output of said exclusive OR circuit (20) in a scrambler comprising a logical OR circuit (50).
0), the all “0” detector (31) and the all “1” detector (32) are all “0” and all “1”.
And a pattern activating means (70) for activating the pattern generating means (60) upon detection of a signal.
ウンタ（６１）と、任意データを入力端子に設定するセ
レクタ（６２）より構成し、前記オール「０」検出器
（３１）、オール「１」検出器（３２）が、オール
「０」、オール「１」を検出している間は、前記排他的
論理和回路（２０）の出力を前記セレクタ（６２）の入
力端子に設定した固定パターンにしたがって反転させる
ことを特徴とする請求項１記載の反転回路付きスクラン
ブラ。2. The pattern generating means (60) comprises an N-ary counter (61) and a selector (62) for setting arbitrary data to an input terminal, wherein the all "0" detector (31) and the all " While the "1" detector (32) detects all "0" and all "1", the output of the exclusive OR circuit (20) is fixed to the input terminal of the selector (62). 2. The scrambler with an inversion circuit according to claim 1, wherein the scrambler is inverted according to a pattern.
生回路（６３）より構成し、前記オール「０」検出器
（３１）、オール「１」検出器（３２）が、オール
「０」、オール「１」を検出している間は、前記排他的
論理和回路（２０）の出力を前記ＰＮ発生回路（６３）
の発生するランダムパターンにしたがって反転させるこ
とを特徴とする請求項１記載の反転回路付きスクランブ
ラ。3. The pattern generating means (60) comprises a PN generating circuit (63), wherein the all- "0" detector (31) and the all- "1" detector (32) are all "0", While all "1" is detected, the output of the exclusive OR circuit (20) is output to the PN generation circuit (63).
2. The scrambler with an inversion circuit according to claim 1, wherein the scrambler is inverted according to a random pattern generated.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011769A JP2792242B2 (en) | 1991-02-01 | 1991-02-01 | Scrambler with inversion circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3011769A JP2792242B2 (en) | 1991-02-01 | 1991-02-01 | Scrambler with inversion circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04246942A JPH04246942A (en) | 1992-09-02 |
| JP2792242B2 true JP2792242B2 (en) | 1998-09-03 |
Family
ID=11787185
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3011769A Expired - Lifetime JP2792242B2 (en) | 1991-02-01 | 1991-02-01 | Scrambler with inversion circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2792242B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5528692A (en) * | 1994-05-03 | 1996-06-18 | Motorola, Inc. | Frequency inversion scrambler with integrated high-pass filter having autozero to remove internal DC offset |
| JP4609977B2 (en) * | 2001-07-24 | 2011-01-12 | 株式会社日立国際電気 | Digital transmitter, digital receiver, data scramble method, data descramble method |
-
1991
- 1991-02-01 JP JP3011769A patent/JP2792242B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
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| JPH04246942A (en) | 1992-09-02 |
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