JP2790546B2 - 表示装置 - Google Patents
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- JP2790546B2 JP2790546B2 JP3058172A JP5817291A JP2790546B2 JP 2790546 B2 JP2790546 B2 JP 2790546B2 JP 3058172 A JP3058172 A JP 3058172A JP 5817291 A JP5817291 A JP 5817291A JP 2790546 B2 JP2790546 B2 JP 2790546B2
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- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N9/00—Details of colour television systems
- H04N9/12—Picture reproducers
- H04N9/30—Picture reproducers using solid-state colour display devices
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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- H04N3/00—Scanning details of television systems; Combination thereof with generation of supply voltages
- H04N3/10—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical
- H04N3/12—Scanning details of television systems; Combination thereof with generation of supply voltages by means not exclusively optical-mechanical by switched stationary formation of lamps, photocells or light relays
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N7/00—Television systems
- H04N7/01—Conversion of standards, e.g. involving analogue television standards or digital television standards processed at pixel level
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- G09G2340/00—Aspects of display data processing
- G09G2340/04—Changes in size, position or resolution of an image
- G09G2340/0407—Resolution change, inclusive of the use of different resolutions for different screen areas
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
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- G09G2340/12—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels
- G09G2340/125—Overlay of images, i.e. displayed pixel being the result of switching between the corresponding input pixels wherein one of the images is motion video
Description
【０００１】
【産業上の利用分野】本発明は、発光セルもしくは光の
強弱を制御するセル等表示素子を多数マトリクス状に配
列し文字、図形、画像を表示する表示装置に関するもの
である。
強弱を制御するセル等表示素子を多数マトリクス状に配
列し文字、図形、画像を表示する表示装置に関するもの
である。
【０００２】
【従来の技術】図３は例えば特公昭６１−５３９０８号
公報に示された従来の装置を示す図であり、図におい
て、１は複合映像信号、２Ａは同期分離回路、２Ｂは色
復調回路、３はＡ／Ｄ変換器、４は書き込み制御回路、
５はデータマルチプレクサ、６はデータラッチ、７はア
ドレスマルチプレクサ、８は映像データメモリ、９は図
形データメモリ、１０はブランキングデータメモリ、１
１は映像モードメモリ、１２は図形モードメモリ、１３
はブランキングモードメモリ、１４はメモリリードライ
トコントローラ、１５は表示セット及びリセットアドレ
ス発生回路、１６はデータプロセッサ、１７は自動手動
切り替え回路、１８はデータコンパレータ、１９はデー
タラッチ、２０はＤタイプのフリップフロップ、２１は
表示素子、２２はトランジスタ、２３は駆動回路、２４
はセットアドレス弁別ラッチ回路、２５，２７は行ライ
ン駆動回路、２６はリセットアドレス弁別回路である。
公報に示された従来の装置を示す図であり、図におい
て、１は複合映像信号、２Ａは同期分離回路、２Ｂは色
復調回路、３はＡ／Ｄ変換器、４は書き込み制御回路、
５はデータマルチプレクサ、６はデータラッチ、７はア
ドレスマルチプレクサ、８は映像データメモリ、９は図
形データメモリ、１０はブランキングデータメモリ、１
１は映像モードメモリ、１２は図形モードメモリ、１３
はブランキングモードメモリ、１４はメモリリードライ
トコントローラ、１５は表示セット及びリセットアドレ
ス発生回路、１６はデータプロセッサ、１７は自動手動
切り替え回路、１８はデータコンパレータ、１９はデー
タラッチ、２０はＤタイプのフリップフロップ、２１は
表示素子、２２はトランジスタ、２３は駆動回路、２４
はセットアドレス弁別ラッチ回路、２５，２７は行ライ
ン駆動回路、２６はリセットアドレス弁別回路である。
【０００３】
【発明が解決しようとする課題】映像信号は、通常、映
像信号と水平及び垂直の同期信号から構成されている。
現在、ＮＴＳＣ、ＰＡＬおよびＳＥＣＡＭなど規格化さ
れた複合映像信号とは別に様々な映像信号が存在する。
今、画面の表示素子数を水平Ｍ個、垂直Ｎ個、映像信号
の映像信号周波数帯域Ｆ、水平表示期間ＴH 、垂直表示
期間ＴV とすると、映像信号の表示に必要な縦、横の表
示素子数ｍ、ｎはそれぞれｍ＝ＴV ／ＴH、ｎ＝ＦＴH
となる。即ち、Ｍ＞ｍ、Ｎ＞ｎの場合は原信号を正しく
再現できるが、上記従来の装置は縦、横の信号補正手段
を持たないため、Ｍ＜ｍ、Ｎ＜ｎの場合、原信号を正し
く表示できない欠点があった。
像信号と水平及び垂直の同期信号から構成されている。
現在、ＮＴＳＣ、ＰＡＬおよびＳＥＣＡＭなど規格化さ
れた複合映像信号とは別に様々な映像信号が存在する。
今、画面の表示素子数を水平Ｍ個、垂直Ｎ個、映像信号
の映像信号周波数帯域Ｆ、水平表示期間ＴH 、垂直表示
期間ＴV とすると、映像信号の表示に必要な縦、横の表
示素子数ｍ、ｎはそれぞれｍ＝ＴV ／ＴH、ｎ＝ＦＴH
となる。即ち、Ｍ＞ｍ、Ｎ＞ｎの場合は原信号を正しく
再現できるが、上記従来の装置は縦、横の信号補正手段
を持たないため、Ｍ＜ｍ、Ｎ＜ｎの場合、原信号を正し
く表示できない欠点があった。
【０００４】本発明は、上記のような問題点を解決する
ためになされたもので、複数の種類の異なる映像信号を
切り替えて入力信号に対応した適正な表示を行うことが
できる表示装置を得ることを目的としている。
ためになされたもので、複数の種類の異なる映像信号を
切り替えて入力信号に対応した適正な表示を行うことが
できる表示装置を得ることを目的としている。
【０００５】
【課題を解決するための手段】本発明に係る表示装置
は、発光セルもしくは光の強弱を制御するセル等表示素
子を多数マトリクス状に配列した表示装置において、複
数の映像信号入力手段、入力された映像信号を選択する
手段、選択された映像信号をマトリクス状に配列された
表示素子の水平方向の素子数及び映像信号の水平表示期
間から算出される周波数帯域幅の１／２以下の周波数帯
域幅に制限するバンドパスフィルタ、選択された映像信
号の同期信号に同期したサンプリング信号を発生する手
段、上記バンドパスフィルタを介した映像信号を上記サ
ンプリング信号に同期してアナログ／ディジタル変換す
る手段、変換されたデータを一時的に記憶する記憶手
段、変換されたデータと一時的に記憶されたデータに基
づいてマトリクス状に配列された表示素子の垂直方向の
素子の数と入力された映像信号の垂直方向の走査線数の
違いを補間処理する演算処理手段、演算処理の結果が記
憶されるマトリクス状に配列された素子対応の記憶手
段、上記記憶手段に記憶されているデータに基づいてマ
トリクス状に配列された素子を制御する手段を備えたも
のである。
は、発光セルもしくは光の強弱を制御するセル等表示素
子を多数マトリクス状に配列した表示装置において、複
数の映像信号入力手段、入力された映像信号を選択する
手段、選択された映像信号をマトリクス状に配列された
表示素子の水平方向の素子数及び映像信号の水平表示期
間から算出される周波数帯域幅の１／２以下の周波数帯
域幅に制限するバンドパスフィルタ、選択された映像信
号の同期信号に同期したサンプリング信号を発生する手
段、上記バンドパスフィルタを介した映像信号を上記サ
ンプリング信号に同期してアナログ／ディジタル変換す
る手段、変換されたデータを一時的に記憶する記憶手
段、変換されたデータと一時的に記憶されたデータに基
づいてマトリクス状に配列された表示素子の垂直方向の
素子の数と入力された映像信号の垂直方向の走査線数の
違いを補間処理する演算処理手段、演算処理の結果が記
憶されるマトリクス状に配列された素子対応の記憶手
段、上記記憶手段に記憶されているデータに基づいてマ
トリクス状に配列された素子を制御する手段を備えたも
のである。
【０００６】
【作用】本発明において、複数の映像信号から選択され
た映像信号を入力するハンドパスフィルタは画面の水平
素子数から算出される空間周波数の１／２以下の帯域を
持ち、水平方向信号の表示の欠落を防ぐ。また、入力信
号の同期信号に同期したサンプリングパルスにより入力
信号をＡ／Ｄ変換し、画面の垂直方向の素子数に対応し
た補間演算結果により画面の個々の素子を制御して映像
を表示することにより垂直方向の表示の欠落を防ぐ。
た映像信号を入力するハンドパスフィルタは画面の水平
素子数から算出される空間周波数の１／２以下の帯域を
持ち、水平方向信号の表示の欠落を防ぐ。また、入力信
号の同期信号に同期したサンプリングパルスにより入力
信号をＡ／Ｄ変換し、画面の垂直方向の素子数に対応し
た補間演算結果により画面の個々の素子を制御して映像
を表示することにより垂直方向の表示の欠落を防ぐ。
【０００７】
【実施例】以下、本発明を図について説明する。図１に
おいて、３１は複数の映像信号入力端子、３２は複数の
映像信号に対応した複合同期信号入力端子、３３はイン
ピーダンスマッチング回路、３４は入力信号切替回路、
３５はバンドパスフィルタ、３６はＡ／Ｄ変換器、３７
はラインメモリ、３８は演算回路、３９はデータラッ
チ、４０は画像メモリ、４１はアドレス切替回路、４２
は比較回路、４３は一行データラッチ、４４は列駆動回
路、４５は行駆動回路、４６は複数の表示セルがマトリ
クス状に配列された表示画面、４７は同期分離回路、４
８はサンプリング信号発生回路、４９は演算データ発生
回路、５０はメモリ書込制御回路、５１はメモリ読出制
御回路、５２は駆動信号発生回路、５３は入力切替器で
ある。
おいて、３１は複数の映像信号入力端子、３２は複数の
映像信号に対応した複合同期信号入力端子、３３はイン
ピーダンスマッチング回路、３４は入力信号切替回路、
３５はバンドパスフィルタ、３６はＡ／Ｄ変換器、３７
はラインメモリ、３８は演算回路、３９はデータラッ
チ、４０は画像メモリ、４１はアドレス切替回路、４２
は比較回路、４３は一行データラッチ、４４は列駆動回
路、４５は行駆動回路、４６は複数の表示セルがマトリ
クス状に配列された表示画面、４７は同期分離回路、４
８はサンプリング信号発生回路、４９は演算データ発生
回路、５０はメモリ書込制御回路、５１はメモリ読出制
御回路、５２は駆動信号発生回路、５３は入力切替器で
ある。
【０００８】次に、上記構成に係る動作について説明す
る。複数の映像信号入力端子３１に接続された映像信号
および対応した端子３２に接続された複合同期信号は、
入力切替器５３の指令により、入力信号切替回路３４で
１つが選択される。選択された映像信号は、バンドパス
フィルタ３５によって信号帯域Ｍ／ＴH の１／２以下の
周波数帯域に制限され、Ａ／Ｄ変換器３６に入力され
る。
る。複数の映像信号入力端子３１に接続された映像信号
および対応した端子３２に接続された複合同期信号は、
入力切替器５３の指令により、入力信号切替回路３４で
１つが選択される。選択された映像信号は、バンドパス
フィルタ３５によって信号帯域Ｍ／ＴH の１／２以下の
周波数帯域に制限され、Ａ／Ｄ変換器３６に入力され
る。
【０００９】一方、選択された複合同期信号は、同期分
離回路４７に入力されて水平Ｈ、垂直Ｖの同期信号に分
離され、サンプリング信号発生回路４８に入力される。
サンプリング信号発生回路４８は入力切替器５３からの
映像信号の水平表示期間ＴHのデータと予め設定されて
いる水平方向の素子数Ｍから水平同期信号Ｈに同期し、
また位相が合致したＭ／ＴH の周波数のサンプリングパ
ルスＰH を発生する。同様に、垂直表示期間ＴV と予め
設定されている垂直方向の素子数Ｎから垂直同期信号Ｖ
に同期しまた位相が合致したＮ／ＴV の周波数のパルス
ＰV を発生する。
離回路４７に入力されて水平Ｈ、垂直Ｖの同期信号に分
離され、サンプリング信号発生回路４８に入力される。
サンプリング信号発生回路４８は入力切替器５３からの
映像信号の水平表示期間ＴHのデータと予め設定されて
いる水平方向の素子数Ｍから水平同期信号Ｈに同期し、
また位相が合致したＭ／ＴH の周波数のサンプリングパ
ルスＰH を発生する。同様に、垂直表示期間ＴV と予め
設定されている垂直方向の素子数Ｎから垂直同期信号Ｖ
に同期しまた位相が合致したＮ／ＴV の周波数のパルス
ＰV を発生する。
【００１０】上記Ａ／Ｄ変換器３６に入力された映像信
号は上記サンプリングパルスＰH のタイミングでＡ／Ｄ
変換され、ラインメモリ３７に水平ラインごとに垂直方
向補間演算のために一時記憶される。ラインメモリ３
７、演算データ発生回路４９および演算回路３８は後述
する補間方法で補間演算を行い、演算結果をデータラッ
チ３９に一時記憶し、画像メモリ４０への書き込みタイ
ミングを待つ。
号は上記サンプリングパルスＰH のタイミングでＡ／Ｄ
変換され、ラインメモリ３７に水平ラインごとに垂直方
向補間演算のために一時記憶される。ラインメモリ３
７、演算データ発生回路４９および演算回路３８は後述
する補間方法で補間演算を行い、演算結果をデータラッ
チ３９に一時記憶し、画像メモリ４０への書き込みタイ
ミングを待つ。
【００１１】メモリ書込制御回路５０は、垂直同期信号
Ｖ、パルスＰV 、サンプリングパルスＰH からメモリ書
き込みアドレスを発生させ、メモリ読出制御回路５１の
空き時間を検出してデータラッチ３９のデータを画像メ
モリ４０に、アドレス切替回路４１を経由して書き込み
アドレスを指定して書き込む。
Ｖ、パルスＰV 、サンプリングパルスＰH からメモリ書
き込みアドレスを発生させ、メモリ読出制御回路５１の
空き時間を検出してデータラッチ３９のデータを画像メ
モリ４０に、アドレス切替回路４１を経由して書き込み
アドレスを指定して書き込む。
【００１２】メモリ読出制御回路５１は入力映像信号の
垂直表示期間Ｔ V の間に全表示素子Ｍ×Ｎ個の輝度制御
を遂行するために、行単位の駆動処理を行う。発光強度
の階調制御は発光素子の点灯時間幅および点灯回数で達
成できる。重みｊビットの階調表現は１行をＴV 実時間
内にｊ回点滅制御することで実行できる。即ち、ＴV ／
ｊＮ時間に１回選択した行に対するＭ個のデータを画像
メモリ４０から読み出し、比較回路４２に設定されてい
るｊビットの重みデータと比較し点灯、不点灯のデータ
（１ビット）をＭ個一行データラッチ４３に一時保持す
る。
垂直表示期間Ｔ V の間に全表示素子Ｍ×Ｎ個の輝度制御
を遂行するために、行単位の駆動処理を行う。発光強度
の階調制御は発光素子の点灯時間幅および点灯回数で達
成できる。重みｊビットの階調表現は１行をＴV 実時間
内にｊ回点滅制御することで実行できる。即ち、ＴV ／
ｊＮ時間に１回選択した行に対するＭ個のデータを画像
メモリ４０から読み出し、比較回路４２に設定されてい
るｊビットの重みデータと比較し点灯、不点灯のデータ
（１ビット）をＭ個一行データラッチ４３に一時保持す
る。
【００１３】一時保持が完了したら、メモリ読出制御回
路５１から駆動信号発生回路５２に駆動トリガパルスを
印加する。駆動信号発生回路５２は行駆動回路４５、列
駆動回路４４に対し発光に必要な駆動電圧を印加する。
この動作をＴV 期間中にＮ個の行に対しｊ回実施する。
路５１から駆動信号発生回路５２に駆動トリガパルスを
印加する。駆動信号発生回路５２は行駆動回路４５、列
駆動回路４４に対し発光に必要な駆動電圧を印加する。
この動作をＴV 期間中にＮ個の行に対しｊ回実施する。
【００１４】ここで、上記演算データ発生回路４９、ラ
インメモリ３７及び演算回路３８で行う補間演算は次の
ようにして行われる。サンプリング時間タイミングＴ、
原信号の時間関数をＩ（ｔ）とすると、標本化定理によ
り時間関数は
インメモリ３７及び演算回路３８で行う補間演算は次の
ようにして行われる。サンプリング時間タイミングＴ、
原信号の時間関数をＩ（ｔ）とすると、標本化定理によ
り時間関数は
【数１】 で表わされる。今、Δｔ時間のＩ（Δｔ）は上式から
【数２】 となる。
【００１５】上記Ｉ（Δｔ）をｋ＝−２、−１、０、
１、２の５点の近似式によってサンプリング期間Ｔ内の
Δｔ時間のサンプリング関数の項を求めた結果を図２に
示す。本実施例ではこの近似式を利用して垂直方向の補
間を実施した。即ち、演算データ発生回路４９に内蔵さ
れたＰV とＨの時間差Δｔを検出回路にて求め、このΔ
ｔにより図２に示すそれぞれｋの値に対応する値を演算
回路３８に送出する。演算回路３８はこの定数とライン
メモリ３７に記憶されているＩ（−２Ｔ）、Ｉ（−
Ｔ）、Ｉ（０）、Ｉ（Ｔ）、Ｉ（２Ｔ）の５ライン分の
実データから内蔵する乗算器および加算器で補間された
データを求める。
１、２の５点の近似式によってサンプリング期間Ｔ内の
Δｔ時間のサンプリング関数の項を求めた結果を図２に
示す。本実施例ではこの近似式を利用して垂直方向の補
間を実施した。即ち、演算データ発生回路４９に内蔵さ
れたＰV とＨの時間差Δｔを検出回路にて求め、このΔ
ｔにより図２に示すそれぞれｋの値に対応する値を演算
回路３８に送出する。演算回路３８はこの定数とライン
メモリ３７に記憶されているＩ（−２Ｔ）、Ｉ（−
Ｔ）、Ｉ（０）、Ｉ（Ｔ）、Ｉ（２Ｔ）の５ライン分の
実データから内蔵する乗算器および加算器で補間された
データを求める。
【００１６】なお、上記実施例では映像入力信号を単色
信号で示したが、カラー信号の場合はインピーダンスマ
ッチング回路３３〜列駆動回路４４までのブロックを３
回路用意すればよい。また、補間方式は５ラインからの
補間を使用したが、２ライン等他の方式でも差しつかえ
ない。また、実施例では表示素子は発光方式でその点灯
時間幅や点灯回数の制御を用いたが、強度変調方式表示
素子であっても駆動方式を変更すれば良い。
信号で示したが、カラー信号の場合はインピーダンスマ
ッチング回路３３〜列駆動回路４４までのブロックを３
回路用意すればよい。また、補間方式は５ラインからの
補間を使用したが、２ライン等他の方式でも差しつかえ
ない。また、実施例では表示素子は発光方式でその点灯
時間幅や点灯回数の制御を用いたが、強度変調方式表示
素子であっても駆動方式を変更すれば良い。
【００１７】
【発明の効果】以上のように、本発明によれば、複数の
映像信号を切り替えて選択された信号の画面表示期間
と、表示素子数に合せた周波数帯域制限及び縦方向の補
間演算を行うようにしたので、複数の種類の異なった映
像信号を表示すべく表示面の持っている性能を最大限発
揮できる効果がある。すなわち、複数の画像を入力可能
な表示装置において、画面の表示素子数Ｍ，Ｎに対し、
画像信号の表示に必要な素子数ｍ，ｎに過不足がある場
合に、有効走査線数を間引く等して表示することになる
が、その際、間引きによる表示品質の低下を補償すべ
く、サンプリング前のバンドフィルタとサンプリング後
の演算処理手段により、水平方向及び垂直方向の表示の
欠落を防ぎ、表示品質の低下を軽減することができる。
映像信号を切り替えて選択された信号の画面表示期間
と、表示素子数に合せた周波数帯域制限及び縦方向の補
間演算を行うようにしたので、複数の種類の異なった映
像信号を表示すべく表示面の持っている性能を最大限発
揮できる効果がある。すなわち、複数の画像を入力可能
な表示装置において、画面の表示素子数Ｍ，Ｎに対し、
画像信号の表示に必要な素子数ｍ，ｎに過不足がある場
合に、有効走査線数を間引く等して表示することになる
が、その際、間引きによる表示品質の低下を補償すべ
く、サンプリング前のバンドフィルタとサンプリング後
の演算処理手段により、水平方向及び垂直方向の表示の
欠落を防ぎ、表示品質の低下を軽減することができる。
【図１】本発明による実施例の構成ブロック図である。
【図２】補間演算用係数データ特性図である。
【図３】従来の装置を示すブロック図である。
３１ 信号映像入力端子 ３２ 複合同期信号入力端子 ３３ インピーダンスマッチング回路 ３４ 入力信号切替回路 ３５ バンドパスフィルタ ３６ Ａ／Ｄ変換器 ３７ ラインメモリ ３８ 演算回路 ３９ データラッチ ４０ 画像メモリ ４１ アドレス切替回路 ４２ 比較回路 ４３ 一行データラッチ ４４ 列駆動回路 ４５ 行駆動回路 ４６ 表示面 ４７ 同期分離回路 ４８ サンプリング信号発生回路 ４９ 演算データ発生回路 ５０ メモリ書込制御回路 ５１ メモリ読出制御回路 ５２ 駆動信号発生回路 ５３ 入力切替器
Claims (1)
- 【請求項１】 発光セルもしくは光の強弱を制御するセ
ル等表示素子を多数マトリクス状に配列した表示装置に
おいて、複数の映像信号入力手段、入力された映像信号
を選択する手段、選択された映像信号をマトリクス状に
配列された表示素子の水平方向の素子数及び映像信号の
水平表示期間から算出される周波数帯域幅の１／２以下
の周波数帯域幅に制限するバンドパスフィルタ、選択さ
れた映像信号の同期信号に同期したサンプリング信号を
発生する手段、上記バンドパスフィルタを介した映像信
号を上記サンプリング信号に同期してアナログ／ディジ
タル変換する手段、変換されたデータを一時的に記憶す
る記憶手段、変換されたデータと一時的に記憶されたデ
ータに基づいてマトリクス状に配列された表示素子の垂
直方向の素子の数と入力された映像信号の垂直方向の走
査線数の違いを補間処理する演算処理手段、演算処理の
結果が記憶されるマトリクス状に配列された素子対応の
記憶手段、上記記憶手段に記憶されているデータに基づ
いてマトリクス状に配列された素子を制御する手段を備
えたことを特徴とする表示装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058172A JP2790546B2 (ja) | 1991-02-28 | 1991-02-28 | 表示装置 |
| US07/840,313 US5235429A (en) | 1991-02-28 | 1992-02-24 | Display apparatus having bandwidth reduction and vertical interpolation |
| EP92103298A EP0501462B1 (en) | 1991-02-28 | 1992-02-26 | Display apparatus |
| DE69207447T DE69207447T2 (de) | 1991-02-28 | 1992-02-26 | Anzeigegerät |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3058172A JP2790546B2 (ja) | 1991-02-28 | 1991-02-28 | 表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04274283A JPH04274283A (ja) | 1992-09-30 |
| JP2790546B2 true JP2790546B2 (ja) | 1998-08-27 |
Family
ID=13076583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3058172A Expired - Lifetime JP2790546B2 (ja) | 1991-02-28 | 1991-02-28 | 表示装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5235429A (ja) |
| EP (1) | EP0501462B1 (ja) |
| JP (1) | JP2790546B2 (ja) |
| DE (1) | DE69207447T2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2726723B1 (fr) * | 1994-11-08 | 1997-01-03 | Synelec Sa | Dispositif de retro-projection a frequence fixe d'images provenant de sources d'informations d'images possedant des frequences de balayage quelconques |
| US5768507A (en) * | 1995-09-29 | 1998-06-16 | Cirrus Logic, Inc. | Method and apparatus for overcoming a slope overload condition while using differential pulse code modulation scheme |
| US5929656A (en) * | 1997-05-16 | 1999-07-27 | Motorola, Inc. | Method and apparatus for driving a capacitive display device |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
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