JP2786199B2 - Method for manufacturing thin film semiconductor device - Google Patents

Method for manufacturing thin film semiconductor device

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JP2786199B2 JP63126323A JP12632388A JP2786199B2 JP 2786199 B2 JP2786199 B2 JP 2786199B2 JP 63126323 A JP63126323 A JP 63126323A JP 12632388 A JP12632388 A JP 12632388A JP 2786199 B2 JP2786199 B2 JP 2786199B2
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誠二 藤野
服部  正
正美 山岡
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Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は薄膜半導体素子とその製造方法に関し、特
に、良好なステップカバレージ性を有する高品質の薄膜
半導体素子の製造方法に関するものである。
Description: FIELD OF THE INVENTION The present invention relates to a thin film semiconductor device and a method for manufacturing the same, and more particularly, to a method for manufacturing a high quality thin film semiconductor device having good step coverage.

[従来の技術] 薄膜半導体素子は絶縁基板上に半導体膜によりMOSFET
等を形成するもので、素子分離を完全に行なうことがで
きる、基板と素子間の浮遊容量を極めて小さくできる、
寄生素子が生じない等の利点を有し、動作の高速化およ
び高集積化が可能である。
[Prior art] Thin-film semiconductor devices are composed of a semiconductor film on an insulating substrate and a MOSFET.
Etc., so that the element isolation can be completely performed, the stray capacitance between the substrate and the element can be extremely reduced,
It has advantages such as no generation of parasitic elements, and enables high-speed operation and high integration.

素子の分離は、従来、絶縁基板全面に形成したシリコ
ン(Si)等の半導体層を、異方性エッチングにより多数
の半導体アイランドに区画分離して行なっている。この
異方性エッチングによると、素子間の半導体層は基板に
対して垂直方向に精度良く除去され、小面積の基板上に
多数の半導体アイランドを効率的に形成することができ
る。
Conventionally, elements are separated by separating a semiconductor layer such as silicon (Si) formed on the entire surface of an insulating substrate into a number of semiconductor islands by anisotropic etching. According to this anisotropic etching, the semiconductor layer between the elements is accurately removed in a direction perpendicular to the substrate, and a large number of semiconductor islands can be efficiently formed on a small-area substrate.

[発明が解決しようとする課題] しかしながら、上記異方性エッチングにより、各半導
体アイランドの端縁はほぼ直角のエッジ部となり、これ
らアイランドに積層して形成されるゲート絶縁膜や電極
膜が上記エッジ部で薄くなる、いわゆるステップカバレ
ージ性の悪化を生じ、これが素子の絶縁性や機能の低下
をもたらすことがある。さらに、上記ほぼ直角のエッジ
部においては局所的にトランジスタのしきい値電圧が低
下する。すなわち半導体アイランドの端部のみが低い電
圧でオンすることになり、その結果トランジスタのリー
ク電流が増大するという問題がある。
[Problems to be Solved by the Invention] However, due to the anisotropic etching described above, the edge of each semiconductor island becomes a substantially right-angled edge, and the gate insulating film and the electrode film formed by laminating on these islands have the edge In other words, the step coverage is deteriorated, which is thinned at the portion, and this may cause the deterioration of the insulation and the function of the element. Further, the threshold voltage of the transistor locally decreases at the substantially right-angled edge portion. That is, only the end of the semiconductor island is turned on at a low voltage, and as a result, there is a problem that the leakage current of the transistor increases.

本発明はかかる問題点を解決するもので、半導体アイ
ランド部の端部におけるリーク電流の増大を防ぐととも
に、さらにステップカバレージ性の低下を生じることな
く、良好な品質を保つことが可能な薄膜半導体素子の製
造方法を提供することを目的とする。
SUMMARY OF THE INVENTION The present invention solves such a problem, and it is possible to prevent an increase in leakage current at an end of a semiconductor island portion, and to maintain a good quality without further reducing step coverage. It is an object of the present invention to provide a method for producing the same.

[課題を解決するための手段] 本発明の薄膜半導体素子の製造方法は、 絶縁基板上に表面半導体層を堆積させる工程と、 上記表面半導体層上の所定部分に第1のマスクを形成
する工程と、 上記第1のマスクを通して上記表面半導体層をエッチ
ングしてアイランド状に分離し、この分離により上記絶
縁基板に対して略直角な側面を有する複数の半導体アイ
ランドを形成する工程と、 上記第1のマスクを除去して上記半導体アイランドの
表面を露出させ、その後連続して露出した表面を直接酸
化させることで、上記半導体アイランドの上部端面を含
む表面を、自身の上面が滑らかな曲面からなるダミー絶
縁膜で被覆する工程と、 上記ダミー絶縁膜上に所定部分に開口部を有する第2
のマスクを形成する工程と、 上記第2のマスクを通し
て上記ダミー絶縁膜の一部をエッチングすることで、上
記半導体アイランドの上面を露出させるとともに、上記
ダミー絶縁膜の表面を上記半導体アイランドの上面に連
続する曲面にする工程と、 上記半導体アイランドの露出された部分、並びに上記
滑らかな曲面および上記半導体アイランドの上面に連続
する曲面を含むダミー絶縁膜上に、機能素子を構成する
膜層を形成する工程とを備えることを特徴とするもので
ある。
[Means for Solving the Problems] A method of manufacturing a thin film semiconductor device according to the present invention includes the steps of: depositing a surface semiconductor layer on an insulating substrate; and forming a first mask on a predetermined portion of the surface semiconductor layer. Etching the surface semiconductor layer through the first mask to separate the island into an island shape, and forming a plurality of semiconductor islands having side surfaces substantially perpendicular to the insulating substrate by the separation; By exposing the surface of the semiconductor island by removing the mask and then directly oxidizing the continuously exposed surface, the surface including the upper end surface of the semiconductor island is replaced with a dummy having a smooth curved upper surface. A step of coating with an insulating film; and a second step of forming an opening in a predetermined portion on the dummy insulating film.
Forming a mask, and exposing a portion of the dummy insulating film through the second mask, thereby exposing an upper surface of the semiconductor island and placing a surface of the dummy insulating film on an upper surface of the semiconductor island. Forming a continuous curved surface; and forming a film layer constituting a functional element on the exposed portion of the semiconductor island, and on the dummy insulating film including the smooth curved surface and the curved surface continuous with the upper surface of the semiconductor island. And a step.

[作用] 上記方法により得られる薄膜半導体素子は、半導体ア
イランドの上部端面を含む表面をダミー絶縁膜で被覆す
る際、そのダミー絶縁膜の上面が滑らかな曲面からなる
ようにする。その後、半導体アイランドの素子形成面を
露出させる際に、ダミー絶縁膜の表面が半導体アイラン
ドの上面に連続する曲面にされる。
[Operation] In the thin-film semiconductor device obtained by the above method, when the surface including the upper end face of the semiconductor island is covered with the dummy insulating film, the upper surface of the dummy insulating film is formed to have a smooth curved surface. Thereafter, when exposing the element formation surface of the semiconductor island, the surface of the dummy insulating film is formed into a curved surface that is continuous with the upper surface of the semiconductor island.

しかして、露出した半導体アイランド上面の素子形成
面、並びに滑らかな曲面および半導体アイランドの上面
に連続する曲面を有するダミー絶縁膜は、ステップカバ
レージ性が向上した高品位なものとなる。さらに半導体
アイランドの上部端面がダミー絶縁膜で覆われるので、
半導体アイランドの上部端面とその上部に形成される機
能素子の配線等との距離が、該配線等と半導体アイラン
ドの上面部との距離より長くなる。このため、半導体ア
イランド上部端面におけるリーク電流の増加を抑制する
ことができる。
Thus, the element formation surface on the exposed upper surface of the semiconductor island, and the dummy insulating film having a smooth curved surface and a curved surface continuous with the upper surface of the semiconductor island have high step coverage and high quality. Furthermore, since the upper end surface of the semiconductor island is covered with the dummy insulating film,
The distance between the upper end surface of the semiconductor island and the wiring of the functional element formed thereon is longer than the distance between the wiring and the upper surface of the semiconductor island. For this reason, it is possible to suppress an increase in leakage current at the upper end face of the semiconductor island.

更には、本発明においては、第1のマスクを除去して
半導体アイランドの表面を露出させた後、連続して、露
出した表面を直接酸化させて半導体アイランドの表面を
ダミー絶縁膜で被覆するようにしているため、少ない工
程、特に余分なSi堆積工程を備えない工程にて、半導体
アイランドの上部端面を含む表面をダミー絶縁膜で被覆
することができる。
Further, in the present invention, after the first mask is removed to expose the surface of the semiconductor island, the exposed surface is directly oxidized to cover the surface of the semiconductor island with the dummy insulating film. Therefore, the surface including the upper end surface of the semiconductor island can be covered with the dummy insulating film in a small number of steps, particularly in a step without an extra Si deposition step.

[実施例] 第1図ないし第3図には本発明の一実施例たる薄膜MO
SFETを示し、第3図はその平面図、第1図および第2図
はそれぞれ第3図のI-I線、II-II線に沿う断面図であ
る。
[Embodiment] FIGS. 1 to 3 show a thin film MO according to an embodiment of the present invention.
FIG. 3 is a plan view of the SFET, and FIGS. 1 and 2 are sectional views taken along lines II and II-II in FIG. 3, respectively.

図において、絶縁基板1はSi単結晶板11上にドライ酸
化によりSiO2のフィールド絶縁膜12を一面に形成したも
ので、かかる絶縁基板1上に多数(うち一つを図示)の
多結晶Siの半導体アイランド2が形成されている。
In the figure, an insulating substrate 1 is formed by forming a SiO2 field insulating film 12 on one surface of a Si single crystal plate 11 by dry oxidation, and a large number (one of which is shown) of polycrystalline Si is formed on the insulating substrate 1. A semiconductor island 2 is formed.

上記半導体アイランド2は約8000Å程度の厚さで矩形
をなし、不純物拡散により全体がP-領域とされるととも
に上面の素子形成面2a内は二カ所でN+領域が形成されて
それぞれドレイン21およびソース22になっている。
The semiconductor islands 2 forms a rectangle with the thickness of about 8000 Å, generally by impurity diffusion P - the upper surface of the element formation plane 2a with are regions respectively drain 21 and N + region is formed at two points Source 22 has become.

上記半導体アイランド2の機能素子形成面2aを除く周
縁部と絶縁基板1上には比較的厚い(約4000Å)SiO2の
ダミー絶縁膜3が形成され、該絶縁膜3の上面は滑らか
な曲面を呈して上記機能素子形成面2a上に連続してい
る。
A relatively thick (about 4000 °) SiO2 dummy insulating film 3 is formed on the periphery of the semiconductor island 2 excluding the functional element forming surface 2a and on the insulating substrate 1, and the upper surface of the insulating film 3 exhibits a smooth curved surface. And is continuous on the functional element forming surface 2a.

かかるダミー絶縁膜3上には上記機能素子形成面2aに
接してSiO2のゲート絶縁膜4が形成され、さらにこれの
上の、上記ドレイン21とソース22間位置に、多結晶Siの
ゲート膜5が形成してある。さらにこれらを覆ってBPSG
膜よりなる層間絶縁膜6が形成され、ドレイン電極膜
7、ソース電極膜8、ゲート電極膜9が上記層間絶縁膜
6を貫通してそれぞれ上記ドレイン21、ソース22、およ
びゲート膜5に接続してある。
A gate insulating film 4 of SiO2 is formed on the dummy insulating film 3 in contact with the functional element forming surface 2a, and a gate film 5 of polycrystalline Si is formed on the gate insulating film 4 at a position between the drain 21 and the source 22. Is formed. BPSG covering these
An interlayer insulating film 6 made of a film is formed, and a drain electrode film 7, a source electrode film 8, and a gate electrode film 9 penetrate through the interlayer insulating film 6 and are connected to the drain 21, source 22, and gate film 5, respectively. It is.

上記ゲート絶縁膜4は、滑らかな曲面をなすダミー絶
縁膜3上に形成されるから、居部的に薄くなることなく
均一な膜厚となり、ステップカバレージ性が向上する。
Since the gate insulating film 4 is formed on the dummy insulating film 3 having a smooth curved surface, the gate insulating film 4 has a uniform film thickness without being locally thin, thereby improving the step coverage.

上記薄膜MOSFETを製造する方法の要部を、以下、第4
図に従って説明する。
The main part of the method for manufacturing the thin film MOSFET is described below in the fourth section.
Description will be made with reference to the drawings.

Si単結晶板11の表面をドライ酸化してフィールド絶縁
膜12を形成した絶縁基板1上に、表面半導体層たる多結
晶Si膜10をほぼ10000Åの厚さに形成する(第4図
(1))。半導体アイランドを形成する部分のみ第1の
マスクたるレジストR1を形成してマスキングし(第4図
(2))、ドライエッチング等の異方性エッチングによ
りパターニングした後、レジストR1を除去する(第4図
(3))。
On the insulating substrate 1 on which the surface of the Si single crystal plate 11 is dry-oxidized to form the field insulating film 12, a polycrystalline Si film 10 as a surface semiconductor layer is formed to a thickness of approximately 10,000 ° (FIG. 4 (1)). ). A resist R1 serving as a first mask is formed and masked only at a portion where a semiconductor island is to be formed (FIG. 4 (2)). After patterning by anisotropic etching such as dry etching, the resist R1 is removed (fourth). Figure (3)).

異方性エッチングは絶縁基板1面に対して垂直にエッ
チングがなされるため、小面積の基板1上に分離された
半導体アイランド2を多数効率的に形成することができ
るが、図のA部、B部に示す如く、その端縁に直角のコ
ーナ部が生じる。そこで、かかるアイランド2上に直接
ゲート絶縁膜等を形成すると、上記コーナ部で膜厚が薄
くなり、絶縁性が低下する。
Since the anisotropic etching is performed perpendicular to the surface of the insulating substrate 1, a large number of isolated semiconductor islands 2 can be efficiently formed on the substrate 1 having a small area. As shown in section B, a right-angled corner is formed at the edge. Therefore, when a gate insulating film or the like is formed directly on such an island 2, the film thickness becomes thin at the corner portion, and the insulating property is reduced.

しかして、本発明においては、半導体アイランド2を
形成した基板1全面に約1200℃で6時間程度のドライ酸
化を施してその上部端面を滑らかな曲面にするととも
に、半導体アイランド2の表面をSiO2のダミー絶縁膜3
で被覆する(第4図(4))。該絶縁膜3は膜厚が4000
Å程度であり、その上面は直角に屈曲することのない滑
らかな曲面である。なお、このドライ酸化の間に半導体
アイランド2はその膜厚が2000Åほど低減する。
According to the present invention, the entire surface of the substrate 1 on which the semiconductor island 2 is formed is subjected to dry oxidation at about 1200 ° C. for about 6 hours to make the upper end surface smooth and curved, and the surface of the semiconductor island 2 is made of SiO 2. Dummy insulating film 3
(FIG. 4 (4)). The insulating film 3 has a thickness of 4000
The upper surface is a smooth curved surface without bending at right angles. During the dry oxidation, the thickness of the semiconductor island 2 is reduced by about 2000 mm.

しかる後、上記ダミー絶縁膜3上に第2のマスクたる
レジストR2を形成し(第4図(5))、該レジストR2は
半導体アイランド2上面の機能素子形成面2a上方を寸法
lの開口部たる抜き穴としておく。上記寸法lはマスキ
ング時の位置ずれを考慮して上記アイランド2の径より
も数μm小さくしておく。
Thereafter, a resist R2 as a second mask is formed on the dummy insulating film 3 (FIG. 4 (5)), and the resist R2 extends over the functional element forming surface 2a on the upper surface of the semiconductor island 2 with a dimension l. Leave it as a sagging hole. The dimension 1 is set to be smaller than the diameter of the island 2 by several μm in consideration of a positional shift at the time of masking.

上記レジストR2によりマスキングした状態で、ふっ酸
系エッチング液で等方性エッチングを行なう。この等方
性エッチングにより半導体アイランド2の素子形成面2a
が露出し、上記ダミー絶縁膜3は、第4図(6)の線
K、L、Mで示す過程を経て、露出した素子形成面2aに
連続する曲面をなして、すり鉢状に除去される。
While masking with the resist R2, isotropic etching is performed with a hydrofluoric acid-based etchant. The element formation surface 2a of the semiconductor island 2 is formed by this isotropic etching.
Is exposed, and the dummy insulating film 3 is removed in a mortar shape through a process indicated by lines K, L, and M in FIG. 4 (6), forming a curved surface continuous with the exposed element formation surface 2a. .

かかるダミー絶縁膜3上に機能素子の一部を構成する
薄いゲート絶縁膜4を形成すると(第4図(7))、該
ゲート絶縁膜4は上記ダミー絶縁膜3の滑らかな曲面上
に形成されるから部分的な薄肉部を生じることなく、ほ
ぼ均一に形成される。もちろん、上記ゲート絶縁膜4上
に形成されるゲート膜5も均一なものとなる(第4図
(8))。
When a thin gate insulating film 4 constituting a part of the functional element is formed on the dummy insulating film 3 (FIG. 4 (7)), the gate insulating film 4 is formed on a smooth curved surface of the dummy insulating film 3. As a result, it is formed almost uniformly without producing a partial thin portion. Of course, the gate film 5 formed on the gate insulating film 4 is also uniform (FIG. 4 (8)).

かくして、素子の絶縁性の低下、あるいは機能の低下
は有効に防止される。
Thus, a decrease in the insulating property or the function of the element is effectively prevented.

なお、上記ダミー絶縁膜3は絶縁基板全面に形成する
必要は必ずしもなく、半導体アイランドの周縁部のみで
も良い。もちろん、基板全面に形成すれば、さらに良好
な絶縁性が得られる。
Note that the dummy insulating film 3 does not necessarily need to be formed on the entire surface of the insulating substrate, and may be formed only on the peripheral portion of the semiconductor island. Of course, if formed over the entire surface of the substrate, better insulating properties can be obtained.

また、ダミー絶縁膜3は、ドライ酸化以外に、スパッ
タリングあるいはCVDにより形成しても良く、また、そ
の材質はSiO2に限られず、窒化膜等を使用しても良い。
Further, the dummy insulating film 3 may be formed by sputtering or CVD other than dry oxidation, and the material is not limited to SiO2, and a nitride film or the like may be used.

本発明は、本実施例の如きMOSFETに限られず、他の薄
膜半導体素子にも適用できることはもちろんである。
The present invention is not limited to the MOSFET as in the present embodiment, but can be applied to other thin film semiconductor devices.

[発明の効果] 以上の如く、本発明方法によれば、略直角のエッジ部
を有する半導体アイランドの表面を酸化することで、そ
の上部端面を滑らかな曲面となし、さらにその表面を覆
うダミー絶縁膜をエッチングして半導体アイランド上面
の素子形成面を露出する際に、ダミー絶縁膜の上部端面
が滑らかな曲面を呈するようにしたので、ステップカバ
レージ性が向上する。さらに半導体アイランドの周囲が
ダミー絶縁膜で覆われるので、半導体アイランドの上部
端面におけるリーク電流の増加を抑制でき、高品質の半
導体素子を得ることができるものである。
[Effects of the Invention] As described above, according to the method of the present invention, by oxidizing the surface of a semiconductor island having a substantially right-angled edge, the upper end surface is formed into a smooth curved surface, and the dummy insulation covering the surface is further formed. When the film is etched to expose the element formation surface on the upper surface of the semiconductor island, the upper end surface of the dummy insulating film has a smooth curved surface, so that step coverage is improved. Further, since the periphery of the semiconductor island is covered with the dummy insulating film, an increase in leakage current at the upper end surface of the semiconductor island can be suppressed, and a high-quality semiconductor element can be obtained.

【図面の簡単な説明】[Brief description of the drawings]

第1図ないし第4図は本発明の一実施例を示し、第1図
および第2図は薄膜MOSFETの断面図で、それぞれ第3図
のI-I線、II-II線に沿う断面図、第3図は層間絶縁膜を
除いた平面図、第4図は製造工程を示す断面図である。 1……絶縁基板 2……半導体アイランド 2a……機能素子形成面 3……ダミー絶縁膜 4……ゲート絶縁膜(膜層) 10……半導体膜
FIGS. 1 to 4 show an embodiment of the present invention. FIGS. 1 and 2 are cross-sectional views of a thin-film MOSFET, taken along lines II and II-II in FIG. 3, respectively. FIG. 3 is a plan view excluding an interlayer insulating film, and FIG. 4 is a cross-sectional view showing a manufacturing process. DESCRIPTION OF SYMBOLS 1 ... Insulating substrate 2 ... Semiconductor island 2a ... Functional element formation surface 3 ... Dummy insulating film 4 ... Gate insulating film (film layer) 10 ... Semiconductor film

フロントページの続き (72)発明者 ▲榊▼原 伸義 愛知県西尾市下羽角町岩谷14番地 株式 会社日本自動車部品総合研究所内 (72)発明者 藤野 誠二 愛知県西尾市下羽角町岩谷14番地 株式 会社日本自動車部品総合研究所内 (72)発明者 服部 正 愛知県西尾市下羽角町岩谷14番地 株式 会社日本自動車部品総合研究所内 (72)発明者 山岡 正美 愛知県刈谷市昭和町1丁目1番地 日本 電装株式会社内 (56)参考文献 特開 昭62−219961(JP,A) 特開 昭59−130465(JP,A) 特開 昭59−155167(JP,A)Continued on the front page (72) Inventor ▲ Sakaki ▼ Nobuyoshi Hara 14 Iwatani, Shimowakakucho, Nishio City, Aichi Prefecture Inside the Japan Automobile Parts Research Institute (72) Inventor Seiji Fujino 14 Iwatani, Shimowakakucho, Nishio City, Aichi Prefecture Japan Corporation Inside the Automotive Parts Research Laboratory (72) Inventor Tadashi Hattori 14 Iwatani, Shimowasumi-cho, Nishio-shi, Aichi Prefecture Inside the Japan Automotive Components Research Institute (72) Inventor Masami Yamaoka 1-1-1 Showa-cho, Kariya-shi, Aichi Japan Nippon Denso Co., Ltd. (56) References JP-A-62-219961 (JP, A) JP-A-59-130465 (JP, A) JP-A-59-155167 (JP, A)

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 絶縁基板上に表面半導体層を堆積させる
工程と、 上記表面半導体層上の所定部分に第1のマスクを形成す
る工程と、 上記第1のマスクを通して上記表面半導体層をエッチン
グしてアイランド状に分離し、この分離により上記絶縁
基板に対して略直角な側面を有する複数の半導体アイラ
ンドを形成する工程と、 上記第1のマスクを除去して上記半導体アイランドの表
面を露出させ、その後連続して露出した表面を直接酸化
させることで、上記半導体アイランドの上部端面を含む
表面を、自身の上面が滑らかな曲面からなるダミー絶縁
膜で被覆する工程と、 上記ダミー絶縁膜上に所定部分に開口部を有する第2の
マスクを形成する工程と、 上記第2のマスクを通して上記ダミー絶縁膜の一部をエ
ッチングすることで、上記半導体アイランドの上面を露
出させるとともに、上記ダミー絶縁膜の表面を上記半導
体アイランドの上面に連続する曲面にする工程と、 上記半導体アイランドの露出された部分、並びに上記滑
らかな曲面および上記半導体アイランドの上面に連続す
る曲面を含むダミー絶縁膜上に、機能素子を構成する膜
層を形成する工程とを備えることを特徴とする薄膜半導
体素子の製造方法。
A step of depositing a surface semiconductor layer on an insulating substrate; a step of forming a first mask on a predetermined portion of the surface semiconductor layer; and etching the surface semiconductor layer through the first mask. Forming a plurality of semiconductor islands having side surfaces substantially perpendicular to the insulating substrate by this separation; removing the first mask to expose the surface of the semiconductor island; Then, the surface including the upper end surface of the semiconductor island is covered with a dummy insulating film having a smooth curved surface by directly oxidizing the continuously exposed surface, and a predetermined surface is formed on the dummy insulating film. Forming a second mask having an opening in a portion thereof, and etching a portion of the dummy insulating film through the second mask, thereby forming the semiconductor. Exposing the upper surface of the island, and making the surface of the dummy insulating film a curved surface that is continuous with the upper surface of the semiconductor island; and exposing the exposed portion of the semiconductor island, and the smooth curved surface and the upper surface of the semiconductor island. Forming a film layer constituting a functional element on a dummy insulating film including a continuous curved surface.
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JPH0620138B2 (en) * 1986-03-22 1994-03-16 日本電信電話株式会社 Method of manufacturing thin film MOS structure semiconductor device

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