JP2784274B2 - Power protection device - Google Patents
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Description
【0001】[0001]
【産業上の利用分野】本発明は、サーマルヘッド等の負
荷に電圧を供給する電源の保護装置に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply protection device for supplying a voltage to a load such as a thermal head.
【0002】[0002]
【従来の技術】例えばサーマルヘッドは、図3に示すよ
うに、電気エネルギーを熱エネルギーに変換する発熱体
としての抵抗1を数百個並列に配置するとともに、各抵
抗1にそれぞれスイッチング素子としてのトランジスタ
2を直列に接続し、各抵抗1の両端に所定の電源電圧を
印加した状態で各トランジスタ2のオン、オフをラッチ
回路3でタイミングを合せて個々に切換制御して印字を
行うものである。なお、図中4は電源電圧の入力端子で
ある。2. Description of the Related Art For example, in a thermal head, as shown in FIG. 3, several hundred resistors 1 as heating elements for converting electric energy into heat energy are arranged in parallel, and each resistor 1 has a switching element as a switching element. Transistors 2 are connected in series, and a predetermined power supply voltage is applied to both ends of each resistor 1, and ON / OFF of each transistor 2 is individually switched and controlled with timing by a latch circuit 3 to perform printing. is there. In the figure, reference numeral 4 denotes a power supply voltage input terminal.
【0003】このものにおいて、1個の抵抗1に印加さ
れる電力は通常0.5〜1.0W(ワット)である。例
えば電力1Wを500個の抵抗1に印加した場合、50
0Wの電力が消費される。このとき電源電圧を24Vと
すると約20A(アンペア)の電流が流れ、かなり大き
な電源が必要となる。In this device, the electric power applied to one resistor 1 is usually 0.5 to 1.0 W (watt). For example, when 1 W of power is applied to 500 resistors 1, 50
0 W of power is consumed. At this time, when the power supply voltage is 24 V, a current of about 20 A (ampere) flows, and a considerably large power supply is required.
【0004】ただし、通常はサーマルヘッドを構成する
全ての抵抗1に通電した状態で使用されることは少な
く、特に文字印刷を行うプリンタでは抵抗1個の使用効
率平均値は10%程度である。罫線の印字等に使用効率
が100%近くまで上昇することはあるが、これは極め
て短時間のことである。そこで、プリンタの電源として
は平均容量を使用効率の10%に設定し、かつ使用効率
100%の大電力供給も短時間であれば対応できるよう
に設計した比較的小さなものが使用されている。However, it is rare that the thermal head is used while all the resistors 1 constituting the thermal head are energized. In particular, in a printer for printing characters, the average use efficiency of one resistor is about 10%. In some cases, such as the printing of ruled lines, the usage efficiency may increase to nearly 100%, but this is an extremely short time. Therefore, a relatively small power source is used as the power source of the printer, which is designed so that the average capacity is set to 10% of the usage efficiency and a large power supply with the usage efficiency of 100% can be handled in a short time.
【0005】しかしこの場合、使用効率100%の状態
が長時間発生して電源の能力を越えると、電源電圧がダ
ウンする。それでもなお継続して使用すると電源の故障
を招き、最悪の場合は発煙,発火等の危険な状態に陥る
ことがある。[0005] In this case, however, if the state of use efficiency of 100% occurs for a long time and exceeds the capability of the power supply, the power supply voltage drops. Nevertheless, continued use may cause a failure of the power supply, and in the worst case, it may lead to dangerous conditions such as smoking and ignition.
【0006】そこで従来は、発熱体(抵抗1)に対する
長時間の通電を防止して電源を保護するようにした電源
保護装置が考えられている。図5は従来のこの種の電源
保護装置の回路構成図である。プリンタの制御部を構成
するプロセッサ5は、バスライン6を介して接続される
ヘッドドライバ7を介してサーマルヘッド8の各ラッチ
回路3にトランジスタのオン信号またはオフ信号をそれ
ぞれ出力するとともに、該サーマルヘッド8への電源供
給を制御する制御信号として負論理のヘッドストローブ
信号Aを出力する。当該ヘッドストローブ信号Aは負論
理の2入力論理積否定回路(以下NANDゲートと略称
する)9の一方の入力端子と、ワンショット・マルチ・
バイブレータ(以下バイブレータと略称する)10のト
リガ端子Tに入力される。上記バイブレータ10は、ト
リガ端子Tへ供給されるヘッドストローブ信号Aの立下
がりで充電抵抗11の値とコンデンサ12の容量とによ
って定まるワンショットパルスを出力するもので、負論
理の出力端子Q0 から出力されるパルス信号Bが前記N
ANDゲート9の他方の入力端子に入力される。NAN
Dゲート9の出力信号Cは抵抗13を介してPNP型ト
ランジスタ14のベースに印加される。該トランジスタ
14のエミッタにはサーマルヘッド8の電源であるヘッ
ド電圧発生回路15から発生される電源電圧が印加さ
れ、コレクタは前記サーマルヘッド8の電源電圧入力端
子4に接続されている。ここに、上記トランジスタ14
はヘッド電圧発生回路15にて発生される電源電圧をサ
ーマルヘッド8に供給するか否かを切換えるスイッチン
グ手段を構成する。Therefore, conventionally, a power supply protection device has been considered which protects the power supply by preventing the power supply to the heating element (resistor 1) for a long time. FIG. 5 is a circuit configuration diagram of a conventional power supply protection device of this type. A processor 5 constituting a control unit of the printer outputs an ON signal or an OFF signal of a transistor to each latch circuit 3 of the thermal head 8 via a head driver 7 connected via a bus line 6, A head strobe signal A of negative logic is output as a control signal for controlling power supply to the head 8. The head strobe signal A is connected to one input terminal of a negative logic two-input AND circuit (hereinafter abbreviated as NAND gate) 9 and a one-shot multi-input circuit.
The signal is input to a trigger terminal T of a vibrator (hereinafter abbreviated) 10. The vibrator 10 outputs a one-shot pulse determined by the value of the charging resistor 11 and the capacitance of the capacitor 12 at the fall of the head strobe signal A supplied to the trigger terminal T. The output from the negative logic output terminal Q0 The pulse signal B is N
The signal is input to the other input terminal of the AND gate 9. NAN
The output signal C of the D gate 9 is applied to the base of the PNP transistor 14 via the resistor 13. A power supply voltage generated from a head voltage generation circuit 15 which is a power supply for the thermal head 8 is applied to an emitter of the transistor 14, and a collector is connected to a power supply voltage input terminal 4 of the thermal head 8. Here, the transistor 14
Constitutes switching means for switching whether or not the power supply voltage generated by the head voltage generation circuit 15 is supplied to the thermal head 8.
【0007】しかして、前記プロセッサ5は前記サーマ
ルヘッド8により印字するタイミングでヘッドストロー
ブ信号Aを立ち下げる(図4中時点t1,t3,t5,
t7)。そうすると、バイブレータ10の出力パルスB
がローレベルに変化し、応じてNANDゲート9の出力
信号Cがローレベルに変化する。これにより、トランジ
スタ14がオンして、ヘッド電圧発生回路15から発生
される例えば+24Vの電源電圧がサーマルヘッド8に
供給される。The processor 5 lowers the head strobe signal A at the timing of printing by the thermal head 8 (time points t1, t3, t5 in FIG. 4).
t7). Then, the output pulse B of the vibrator 10
Changes to the low level, and the output signal C of the NAND gate 9 changes to the low level accordingly. As a result, the transistor 14 is turned on, and the power supply voltage of, for example, +24 V generated from the head voltage generation circuit 15 is supplied to the thermal head 8.
【0008】上記ヘッドストローブ信号Aは通常は一定
時間T0 を経過するとハイレベルに復帰する。一方、上
記バイブレータ10の出力パルスBはコンデンサ12の
充電時間によってパルス幅T1 が定められている。そし
て、上記出力パルスBのパルス幅T1はヘッドストロー
ブ信号Aのローレベル時間T0 よりも若干長い時間に設
定されている。従って、NANDゲート9の出力信号C
は通常はヘッドストローブ信号Aの立ち上がりに応じて
ハイレベルに変化する(図4中時点t2,t4,t
6)。これによりトランジスタ14がオフして、上記電
源電圧がサーマルヘッド8に供給されなくなる。Usually, the head strobe signal A returns to a high level after a lapse of a predetermined time T0. On the other hand, the pulse width T1 of the output pulse B of the vibrator 10 is determined by the charging time of the capacitor 12. The pulse width T1 of the output pulse B is set to be slightly longer than the low level time T0 of the head strobe signal A. Therefore, the output signal C of the NAND gate 9
Normally changes to a high level in response to the rise of the head strobe signal A (time points t2, t4, t in FIG. 4).
6). As a result, the transistor 14 is turned off, and the power supply voltage is not supplied to the thermal head 8.
【0009】ただし、プロセッサ5の暴走等により上記
ヘッドストローブ信号Aが一定時間T0 を経過しても立
上がらない場合がある。このような場合にはNANDゲ
ート9の出力信号Cはバイブレータ10の出力パルスB
の立ち上がりに応じてハイレベルに変化する(図4中時
点t8)。これによりトランジスタ14がオフして、上
記電源電圧がサーマルヘッド8に供給されなくなる。However, there is a case where the head strobe signal A does not rise even after the predetermined time T0 has elapsed due to runaway of the processor 5 or the like. In such a case, the output signal C of the NAND gate 9 becomes the output pulse B of the vibrator 10.
Changes to a high level in response to the rising edge of the signal (at time t8 in FIG. 4). As a result, the transistor 14 is turned off, and the power supply voltage is not supplied to the thermal head 8.
【0010】このように、従来の電源保護装置を用いる
ことによってトランジスタ14のオン時間を一定時間内
に制限でき、サーマルヘッド8に長時間に亙り連続して
電源電圧が供給されるのを防止できる。As described above, by using the conventional power supply protection device, the ON time of the transistor 14 can be limited within a predetermined time, and the supply of the power supply voltage to the thermal head 8 for a long time can be prevented. .
【0011】[0011]
【発明が解決しようとする課題】しかるに、上述した従
来の電源保護装置は、プロセッサ5の暴走等によりヘッ
ドストローブ信号が異常になり、サーマルヘッド8への
連続通電時間が長くなって電源の能力を越える場合には
有効だが、ヘッドストローブ信号が正常であるにもかか
わらずサーマルヘッド8の使用効率が高い状態が長時間
継続して電源の能力を越え、電源電圧が低下する場合に
は対応できなかった。However, in the conventional power supply protection device described above, the head strobe signal becomes abnormal due to runaway of the processor 5 or the like, and the continuous power supply time to the thermal head 8 becomes longer, thereby reducing the power supply capability. It is effective when the power supply voltage exceeds the power supply capacity. However, it is impossible to cope with the case where the use efficiency of the thermal head 8 is high for a long time and the power supply capacity is exceeded for a long time even though the head strobe signal is normal and the power supply voltage is lowered. Was.
【0012】そこで本発明は、制御部からの制御信号に
よりオン、オフが切換制御されるスイッチング手段を介
して電源電圧を負荷へ供給する回路に対し、負荷の使用
効率が高い状態が長時間継続して電源の能力を超え電源
電圧が低下した場合に、消費エネルギーを低減させて電
源のダウンを防止でき、信頼性向上をはかり得る電源保
護装置を提供しようとするものである。Therefore, according to the present invention, a circuit for supplying a power supply voltage to a load through a switching means that is controlled to be switched on and off by a control signal from a control unit maintains a state in which the load usage efficiency is high for a long time. It is an object of the present invention to provide a power supply protection device that can reduce power consumption when the power supply voltage exceeds the capability of the power supply and the power supply voltage can be reduced, thereby preventing the power supply from going down and improving reliability.
【0013】[0013]
【課題を解決するための手段】本発明は、制御部からの
制御信号によりオン、オフが切換制御されるスイッチン
グ手段を介して電源電圧を負荷へ供給する回路に対する
電源保護装置において、電源電圧を検出する電圧検出手
段と、この検出手段により検出される電源電圧と予め設
定される基準電圧とを比較する電圧比較手段と、この比
較手段による比較の結果、電源電圧が基準電圧より小さ
くなるとスイッチング手段のオン時間を制御信号による
ものよりも短縮するオン時間制限手段とを備えたもので
ある。According to the present invention, there is provided a power supply protection device for a circuit for supplying a power supply voltage to a load via a switching means which is switched on and off by a control signal from a control unit. Voltage detecting means for detecting, voltage comparing means for comparing the power supply voltage detected by the detecting means with a preset reference voltage, and switching means when the power supply voltage becomes smaller than the reference voltage as a result of the comparison by the comparing means. And on-time limiting means for shortening the on-time of the control signal compared with the control signal.
【0014】[0014]
【作用】このような構成の本発明であれば、負荷の使用
効率が高い状態が長時間継続して電源の能力を超え、電
源電圧が低下して基準電圧より小さくなると、スイッチ
ング手段のオン時間が制御信号によるオン時間よりも短
くなる。その結果、負荷に対する電源電圧の供給時間が
短縮されるので、電源の消費エネルギーが低減され、電
源ダウンが防止される。According to the present invention having such a configuration, when the use efficiency of the load is high for a long time and exceeds the capability of the power supply, and when the power supply voltage decreases and becomes lower than the reference voltage, the ON time of the switching means is reduced. Becomes shorter than the on-time by the control signal. As a result, the supply time of the power supply voltage to the load is shortened, so that the energy consumption of the power supply is reduced and the power down is prevented.
【0015】[0015]
【実施例】以下、本発明をサーマルプリンタにおけるサ
ーマルヘッドの電源保護装置を適用した一実施例につい
て、図面を参照しながら説明する。DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS An embodiment of the present invention to which a power supply protection device for a thermal head in a thermal printer is applied will be described with reference to the drawings.
【0016】図1は本実施例における電源保護装置の回
路構成図である。なお、図5と同一部分には同一符号を
付して詳しい説明は省略し、異なる部分の構成について
のみ説明する。図1において16は抵抗16aと抵抗1
6bとの直列回路をヘッド電圧発生回路15の出力端と
接地レベル間に介在させてなる分圧回路であって、上記
ヘッド電圧発生回路15より発生される電源電圧を各抵
抗16a,16bの分圧比に基いて検出する電圧検出手
段を構成する。17はコンパレータで、非反転入力端子
(+)を上記分圧回路16における各抵抗16a,16
bの接続点に接続し、反転入力端子(−)を予め設定さ
れた基準電圧を発生する基準電圧発生回路18の出力端
に接続する。すなわち、上記コンパレータ17は上記分
圧回路16によって検出されるヘッド電圧発生回路15
の電源電圧を予め設定される基準電圧発生回路18の基
準電圧とを比較する電圧比較手段を構成する。上記コン
パレータ17の出力端子は抵抗19を介してPNP型ト
ランジスタ20のベースに接続されている。該トランジ
スタ20のエミッタは+5Vの直流電源端子に接続され
ており、コレクタは抵抗21を介してバイブレータ10
の充電抵抗11とコンデンサ12との接続点に接続して
いる。ここに、トランジスタ20,充電抵抗11,2
1,コンデンサ12,バイブレータ10及びNANDゲ
ート9はコンパレータ17による比較の結果、ヘッド電
圧発生回路15からの電源電圧が基準電圧発生回路18
からの基準電圧を下回わるとスイッチング手段としての
トランジスタ14のオン時間制限値を短縮する制限値変
更手段を構成する。FIG. 1 is a circuit diagram of a power supply protection device according to this embodiment. The same parts as those in FIG. 5 are denoted by the same reference numerals, detailed description thereof will be omitted, and only different parts will be described. In FIG. 1, reference numeral 16 denotes a resistor 16a and a resistor 1
6b interposed between the output terminal of the head voltage generation circuit 15 and the ground level. A power supply voltage generated by the head voltage generation circuit 15 is divided by the resistors 16a and 16b. A voltage detecting means for detecting based on the pressure ratio is configured. Reference numeral 17 denotes a comparator which connects the non-inverting input terminal (+) to each of the resistors 16a and 16
b, and the inverting input terminal (-) is connected to the output terminal of a reference voltage generating circuit 18 for generating a preset reference voltage. That is, the comparator 17 is connected to the head voltage generating circuit 15 detected by the voltage dividing circuit 16.
And a voltage comparing means for comparing the power supply voltage of the reference voltage with a preset reference voltage of the reference voltage generating circuit 18. The output terminal of the comparator 17 is connected to the base of a PNP transistor 20 via a resistor 19. The emitter of the transistor 20 is connected to a +5 V DC power supply terminal, and the collector is connected via a resistor 21 to the vibrator 10.
Is connected to the connection point between the charging resistor 11 and the capacitor 12. Here, the transistor 20, the charging resistors 11 and 12,
As a result of comparison by the comparator 17, the capacitor 12, the vibrator 10, and the NAND gate 9 change the power supply voltage from the head voltage generation circuit 15 to the reference voltage generation circuit 18.
A limit value changing means for shortening the ON time limit value of the transistor 14 as the switching means when the voltage falls below the reference voltage from the control circuit.
【0017】このような構成の本実施例装置において
は、プロセッサ5の制御により前記サーマルヘッドで印
字するタイミングでヘッドストローブ信号Aが立ち下が
る(図2中時点t1,t3,t5,t8,t10,t1
2)。そうすると、バイブレータ10の出力パルスBが
ローレベルに変化し、応じてNANDゲート9の出力信
号Cがローレベルに変化する。これにより、トランジス
タ14がオンして、ヘッド電圧発生回路15から発生さ
れる例えば+24Vの電源電圧がサーマルヘッド8に供
給される。In the apparatus of this embodiment having such a configuration, the head strobe signal A falls at the timing of printing by the thermal head under the control of the processor 5 (time points t1, t3, t5, t8, t10, and t10 in FIG. 2). t1
2). Then, the output pulse B of the vibrator 10 changes to low level, and the output signal C of the NAND gate 9 changes to low level accordingly. As a result, the transistor 14 is turned on, and the power supply voltage of, for example, +24 V generated from the head voltage generation circuit 15 is supplied to the thermal head 8.
【0018】上記ヘッドストローブ信号Aは通常は一定
時間T0 を経過するとハイレベルに復帰する。一方、上
記バイブレータ10の出力パルスBはコンデンサ12の
充電時間によってパルス幅が決まる。ここで、分圧回路
16によって検出されるヘッド電圧発生回路15の電源
電圧v1が基準電圧発生回路18の基準電圧v2を上回
るときにはコンパレータ17の出力信号Dがハイレベル
であり、トランジスタ20がオフしている。従って、充
電抵抗11を流れる充電電流i1によってコンデンサ1
2が充電される。このときのパルス幅はT1 (>T0 )
になる。これに対し、ヘッド電圧発生回路15の電源電
圧v1が基準電圧発生回路18の基準電圧v2を下回る
と(図2中時点t7)、コンパレータ17の出力信号D
が反転してローレベルとなる。これにより、トランジス
タ20がオンして充電抵抗11と充電抵抗21との並列
回路が形成される。従って、充電抵抗11と充電抵抗2
1とをそれぞれ流れる充電電流i1+i2によってコン
デンサ12が充電される。このときのパルス幅はT2
(<T0 <T1 )となる。Normally, the head strobe signal A returns to a high level after a lapse of a predetermined time T0. On the other hand, the pulse width of the output pulse B of the vibrator 10 is determined by the charging time of the capacitor 12. Here, when the power supply voltage v1 of the head voltage generation circuit 15 detected by the voltage dividing circuit 16 exceeds the reference voltage v2 of the reference voltage generation circuit 18, the output signal D of the comparator 17 is at a high level, and the transistor 20 is turned off. ing. Therefore, the capacitor 1 is charged by the charging current i1 flowing through the charging resistor 11.
2 is charged. The pulse width at this time is T1 (> T0)
become. On the other hand, when the power supply voltage v1 of the head voltage generation circuit 15 falls below the reference voltage v2 of the reference voltage generation circuit 18 (time t7 in FIG. 2), the output signal D of the comparator 17 is output.
Is inverted to a low level. As a result, the transistor 20 is turned on, and a parallel circuit of the charging resistors 11 and 21 is formed. Therefore, the charging resistor 11 and the charging resistor 2
The capacitor 12 is charged by the charging current i1 + i2 flowing through the capacitor 12 respectively. The pulse width at this time is T2
(<T0 <T1).
【0019】従って、ヘッド電圧発生回路15の電源電
圧v1が基準電圧発生回路18の基準電圧v2を上回る
ときには、NANDゲート9の出力信号Cはヘッドスト
ローブ信号Aの立ち上がりに応じてハイレベルに変化す
る(図4中時点t2,t4,t6)。これにより、トラ
ンジスタ14がオフして、上記電源電圧v1がサーマル
ヘッド8に供給されなくなる。Therefore, when the power supply voltage v1 of the head voltage generation circuit 15 exceeds the reference voltage v2 of the reference voltage generation circuit 18, the output signal C of the NAND gate 9 changes to a high level in accordance with the rise of the head strobe signal A. (Time points t2, t4, t6 in FIG. 4). As a result, the transistor 14 is turned off, and the power supply voltage v1 is not supplied to the thermal head 8.
【0020】一方、ヘッド電圧発生回路15の電源電圧
v1が基準電圧発生回路18の基準電圧v2を下回った
場合には、NANDゲート9の出力信号Cはバイブレー
タ10の出力パルスBの立ち上がりに応じてハイレベル
に変化する(図4中時点t9,t11)。これにより、
トランジスタ14がオフして、上記電源電圧v1がサー
マルヘッド8に供給されなくなる。On the other hand, when the power supply voltage v1 of the head voltage generation circuit 15 falls below the reference voltage v2 of the reference voltage generation circuit 18, the output signal C of the NAND gate 9 changes in response to the rise of the output pulse B of the vibrator 10. It changes to the high level (time points t9 and t11 in FIG. 4). This allows
The transistor 14 is turned off, and the power supply voltage v1 is not supplied to the thermal head 8.
【0021】なお、ヘッド電圧発生回路15の電源電圧
v1が基準電圧発生回路18の基準電圧v2を上回って
いる状態でプロセッサ5の暴走等により上記ヘッドスト
ローブ信号Aが一定時間T0 を経過しても立上がらない
場合には、従来と同様にNANDゲート9の出力信号C
がバイブレータ10の出力パルスBの立ち上がりに応じ
てハイレベルに変化する。これにより、トランジスタ1
4がオフして、上記電源電圧v1がサーマルヘッド8に
供給されなくなる。When the power supply voltage v1 of the head voltage generation circuit 15 is higher than the reference voltage v2 of the reference voltage generation circuit 18, even if the head strobe signal A elapses a predetermined time T0 due to runaway of the processor 5 or the like. If it does not rise, output signal C of NAND gate 9 is output as in the prior art.
Changes to a high level in response to the rise of the output pulse B of the vibrator 10. Thereby, the transistor 1
4 is turned off, and the power supply voltage v1 is no longer supplied to the thermal head 8.
【0022】このように本実施例によれば、ヘッド電圧
発生回路15の電源電圧v1が低下して基準電圧発生回
路18の基準電圧v2を下回った場合には、バイブレー
タ10におけるコンデンサ12の充電時間が早まり出力
パルスBのパルス幅が小さくなってトランジスタ14の
オン時間が短縮されるので、ヘッド電圧発生回路15の
消費エネルギーが低減されてヘッド電圧発生回路15が
ダウンし難くなる。従って、プロセッサ5の暴走等によ
りヘッドストローブ信号Aが異常になり、サーマルヘッ
ド8への連続通電時間が長くなって電源の能力を越える
場合に有効であるのは勿論のこと、ヘッドストローブ信
号Aが正常であるにもかかわらずサーマルヘッド8の使
用効率が高い状態が長時間継続してヘッド電圧発生回路
15の能力を越え、ヘッド電圧発生回路15の発生電圧
v1が低下する場合にも消費エネルギーを低減せしめて
電源のダウンを防止でき、有効に対応できる。その結
果、プリンタの信頼性を向上できるようになる。As described above, according to this embodiment, when the power supply voltage v1 of the head voltage generation circuit 15 decreases and falls below the reference voltage v2 of the reference voltage generation circuit 18, the charging time of the capacitor 12 in the vibrator 10 is reduced. Is accelerated, the pulse width of the output pulse B is reduced, and the on-time of the transistor 14 is shortened. Therefore, the energy consumption of the head voltage generation circuit 15 is reduced, and the head voltage generation circuit 15 is hard to be down. Therefore, the head strobe signal A is effective not only when the head strobe signal A becomes abnormal due to runaway of the processor 5 and the continuous power supply time to the thermal head 8 becomes long but exceeds the power supply capability. Even when the thermal head 8 is used normally, the state in which the usage efficiency is high continues for a long time and exceeds the capability of the head voltage generating circuit 15, and the energy consumption is reduced even when the generated voltage v1 of the head voltage generating circuit 15 decreases. It is possible to prevent the power supply from being reduced by reducing the power consumption, and it is possible to respond effectively. As a result, the reliability of the printer can be improved.
【0023】なお、前記実施例では電源電圧が供給され
る負荷としてサーマルヘッド8を示したが、これに限定
されるものではなく、例えば蛍光素子を複数個配列して
なる蛍光表示管や、EL(エレクトロ・ルミネッセン
ス)素子を複数個並べてアレイ化したラインヘッドであ
るエッジ・エミッタ・アレイヘッド等にも本発明の電源
保護装置を適用できるものである。また、前記実施例で
は本発明の電源保護装置をハードウェアで構成する例を
示したが、ソフトウェアによって構成することも可能で
ある。この他、本発明の要旨を逸脱しない範囲で種々変
形実施可能であるのは勿論である。In the above embodiment, the thermal head 8 is shown as the load to which the power supply voltage is supplied. However, the present invention is not limited to this. For example, a fluorescent display tube having a plurality of fluorescent elements arranged, an EL display, (Electroluminescence) The power supply protection device of the present invention can also be applied to an edge emitter array head, which is a line head in which a plurality of elements are arranged and arrayed. Further, in the above-described embodiment, an example has been described in which the power supply protection device of the present invention is configured by hardware, but it is also possible to configure the power protection device by software. In addition, it goes without saying that various modifications can be made without departing from the spirit of the present invention.
【0024】[0024]
【発明の効果】以上詳述したように本発明によれば、制
御部からの制御信号によりオン、オフが切換制御される
スイッチング手段を介して電源電圧を負荷へ供給する回
路に対し、負荷の使用効率が高い状態が長時間継続して
電源の能力を超え電源電圧が低下した場合に、消費エネ
ルギーを低減させて電源のダウンを防止でき、信頼性向
上をはかり得る電源保護装置を提供できる。また請求項
2記載の発明によれば、スイッチング手段のオン時間が
一定時間以上連続しないように制限するパルス信号を発
生するパルス発生手段を兼用して上記効果を奏すること
ができる。As described above in detail, according to the present invention, a circuit for supplying a power supply voltage to a load through a switching means that is controlled to be switched on and off by a control signal from a control unit is provided. In the case where the state of high use efficiency continues for a long time and exceeds the capacity of the power supply and the power supply voltage is lowered, the power consumption can be reduced, the power supply can be prevented from being reduced, and the power supply protection device that can improve the reliability can be provided. Further, according to the second aspect of the present invention, the above effect can be obtained by also using the pulse generating means for generating the pulse signal for limiting the ON time of the switching means so as not to be continued for a predetermined time or more.
【図1】 本発明の一実施例の回路構成を示すブロック
図。FIG. 1 is a block diagram showing a circuit configuration according to an embodiment of the present invention.
【図2】 同実施例における主要な信号波形図。FIG. 2 is a main signal waveform diagram in the embodiment.
【図3】 一般的なサーマルヘッドの構成図。FIG. 3 is a configuration diagram of a general thermal head.
【図4】 従来装置における主要な信号波形図。FIG. 4 is a main signal waveform diagram in a conventional device.
【図5】 従来装置の回路構成を示すブロック図。FIG. 5 is a block diagram showing a circuit configuration of a conventional device.
5…プロセッサ、7…ヘッドドライバ、8…サーマルヘ
ッド(負荷)、9…NANDゲート、10…ワンショッ
ト・マルチ・バイブレータ、11,21…充電抵抗、1
2…コンデンサ、14…PNP型トランジスタ(スイッ
チング手段)、15…ヘッド電圧発生回路、16…分圧
回路、17…コンパレータ、18…基準電圧発生回路、
20…PNP型トランジスタ。5 Processor, 7 Head driver, 8 Thermal head (load), 9 NAND gate, 10 One-shot multivibrator, 11, 21 Charge resistance, 1
Reference numeral 2 denotes a capacitor, 14 denotes a PNP transistor (switching means), 15 denotes a head voltage generating circuit, 16 denotes a voltage dividing circuit, 17 denotes a comparator, and 18 denotes a reference voltage generating circuit.
20 ... PNP type transistor.
フロントページの続き (58)調査した分野(Int.Cl.6,DB名) B41J 2/35 - 2/38 H02H 9/02Continuation of front page (58) Field surveyed (Int.Cl. 6 , DB name) B41J 2/35-2/38 H02H 9/02
Claims (2)
が切換制御されるスイッチング手段を介して電源電圧を
負荷へ供給する回路に対する電源保護装置において、 前記電源電圧を検出する電圧検出手段と、この検出手段
により検出される電源電圧と予め設定される基準電圧と
を比較する電圧比較手段と、この比較手段による比較の
結果、前記電源電圧が前記基準電圧より小さくなると前
記スイッチング手段のオン時間を前記制御信号によるも
のよりも短縮するオン時間制限手段とを具備したことを
特徴とする電源保護装置。1. A power supply protection device for a circuit for supplying a power supply voltage to a load via a switching means that is switched on and off by a control signal from a control unit, comprising: a voltage detection means for detecting the power supply voltage; Voltage comparison means for comparing the power supply voltage detected by the detection means with a preset reference voltage; and, as a result of the comparison by the comparison means, when the power supply voltage becomes smaller than the reference voltage, the on-time of the switching means is reduced. A power supply protection device, comprising: an on-time limiting unit that shortens the ON time limit than the control signal.
が切換制御されるスイッチング手段を介して電源電圧を
負荷へ供給する回路に対し、前記制御信号の通常のオン
時間より長いパルス幅のパルス信号を発生するパルス発
生手段を備え、前記スイッチング手段のオン時間が前記
パルス信号のパルス幅以上連続しないように制限して電
源を保護するようにした電源保護装置において、 前記電源電圧を検出する電圧検出手段と、この検出手段
により検出される電源電圧と予め設定される基準電圧と
を比較する電圧比較手段と、この比較手段による比較の
結果、前記電源電圧が前記基準電圧より小さくなると前
記パルス発生手段により発生されるパルス信号のパルス
幅を前記制御信号の通常のオン時間よりも短縮する制限
値変更手段とを具備したことを特徴とする電源保護装
置。2. A pulse having a pulse width longer than a normal on-time of the control signal to a circuit for supplying a power supply voltage to a load via a switching means that is switched on and off by a control signal from a control unit. A power supply protection device comprising a pulse generation means for generating a signal, wherein an on-time of the switching means is limited so as not to be continuous for more than a pulse width of the pulse signal to protect a power supply. Detecting means, voltage comparing means for comparing a power supply voltage detected by the detecting means with a preset reference voltage, and as a result of the comparison by the comparing means, when the power supply voltage becomes smaller than the reference voltage, the pulse generation Limit value changing means for shortening the pulse width of the pulse signal generated by the means from the normal on-time of the control signal. Power protection apparatus according to claim and.
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