JP2772823B2 - 半導体記憶装置のアクセス調停回路 - Google Patents
半導体記憶装置のアクセス調停回路Info
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- JP2772823B2 JP2772823B2 JP1143779A JP14377989A JP2772823B2 JP 2772823 B2 JP2772823 B2 JP 2772823B2 JP 1143779 A JP1143779 A JP 1143779A JP 14377989 A JP14377989 A JP 14377989A JP 2772823 B2 JP2772823 B2 JP 2772823B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ この発明は、半導体記憶装置のアクセス調停回路に関
し、詳しくは、リフレッシュ回路とDRAMとを内蔵してSR
AMの機能を持つ半導体記憶装置において、精度の高いタ
イミング設定ができ、長時間アクセスをしても誤動作し
難いような半導体記憶装置のアクセス調停回路に関す
る。
し、詳しくは、リフレッシュ回路とDRAMとを内蔵してSR
AMの機能を持つ半導体記憶装置において、精度の高いタ
イミング設定ができ、長時間アクセスをしても誤動作し
難いような半導体記憶装置のアクセス調停回路に関す
る。
［従来の技術］ DRAMは、記憶したデータを保持するために、一般的に
は数msの周期で数十μｓ程度のリフレッシュタイムが必
要になる。そのため、外部からのアクセスとリフレッシ
ュとを管理して調停するような制御回路が設けられる。
は数msの周期で数十μｓ程度のリフレッシュタイムが必
要になる。そのため、外部からのアクセスとリフレッシ
ュとを管理して調停するような制御回路が設けられる。
この制御回路を半導体記憶装置の内部に設けてDRAMセ
ルを用い、SRAMのように使用できるメモリとして仮想SR
AMと言われる半導体記憶装置がある。この仮想SRAMと言
われる半導体記憶装置では、通常、定期的にリフレッシ
ュを行う比較的単純な回路を使用していて、外部からア
クセス信号を受けると、リフレッシュ期間に入っていな
いときには、そのアクセスを許可するような動作をす
る。
ルを用い、SRAMのように使用できるメモリとして仮想SR
AMと言われる半導体記憶装置がある。この仮想SRAMと言
われる半導体記憶装置では、通常、定期的にリフレッシ
ュを行う比較的単純な回路を使用していて、外部からア
クセス信号を受けると、リフレッシュ期間に入っていな
いときには、そのアクセスを許可するような動作をす
る。
第３図は、このような半導体装置の内部構成の一例を
示すものであって、１は、そのDRAMメモリセルマトリッ
クスである。2aは、そのＸデコーダ系のロウアドレスラ
ッチ回路、2bはそのＸデコーダ、3aはそのＹデコーダ系
のカラムアドレスラッチ回路、3bはそのＹデコーダ、3c
は書込み回路、3dはセンスアンプである。
示すものであって、１は、そのDRAMメモリセルマトリッ
クスである。2aは、そのＸデコーダ系のロウアドレスラ
ッチ回路、2bはそのＸデコーダ、3aはそのＹデコーダ系
のカラムアドレスラッチ回路、3bはそのＹデコーダ、3c
は書込み回路、3dはセンスアンプである。
その動作としては、外部からのアドレス信号がアドレ
スバッファ４に一旦格納され、それがロウ方向とカラム
方向に分割され、ロウアドレスラッチ回路2aとカラムア
ドレスラッチ回路3aとにそれぞれ格納される。これらに
格納されたデータは、それぞれのデコーダでデコードさ
れ、書込みのときには書込み回路がタイミングコントロ
ーラ６により制御され、I/O回路５から受けたデータを
X,Yデコーダ2b,3bでデコードしてマトリックスの交点の
位置に１ビットのデータを書込む。読出しの場合の動作
はその逆となる。
スバッファ４に一旦格納され、それがロウ方向とカラム
方向に分割され、ロウアドレスラッチ回路2aとカラムア
ドレスラッチ回路3aとにそれぞれ格納される。これらに
格納されたデータは、それぞれのデコーダでデコードさ
れ、書込みのときには書込み回路がタイミングコントロ
ーラ６により制御され、I/O回路５から受けたデータを
X,Yデコーダ2b,3bでデコードしてマトリックスの交点の
位置に１ビットのデータを書込む。読出しの場合の動作
はその逆となる。
７は、リフレッシュアドレスカウンタであって、タイ
ミングコントローラ６からの信号に応じてリフレッシュ
サイクル（リフレッシュ期間）にリフレッシュのタイミ
ングに合わせてＸデコーダ系をロウの数だけ順次スキャ
ンしていく。それに応じてリフレッシュサイクルではタ
イミングコントローラ６によりサイクル読出しが行われ
てDRAMメモリセルマトリックス１がリフレッシュされ
る。なお、このリフレッシュのタイミングは、リフレッ
シュタイマ８により周期的に発生するリフレッシュ要求
信号（RFSH）をタイミングコントローラ６が受けて行わ
れる。
ミングコントローラ６からの信号に応じてリフレッシュ
サイクル（リフレッシュ期間）にリフレッシュのタイミ
ングに合わせてＸデコーダ系をロウの数だけ順次スキャ
ンしていく。それに応じてリフレッシュサイクルではタ
イミングコントローラ６によりサイクル読出しが行われ
てDRAMメモリセルマトリックス１がリフレッシュされ
る。なお、このリフレッシュのタイミングは、リフレッ
シュタイマ８により周期的に発生するリフレッシュ要求
信号（RFSH）をタイミングコントローラ６が受けて行わ
れる。
また、タイミングコントローラ６は、チップイネーブ
ル（▲▼），アウトプットイネーブル（▲
▼），ライトイネーブル（▲▼）等の信号を外部回
路から受けて動作するが、この場合にDRAMメモリセルマ
トリックス１に対して外部回路から受けるチップイネー
ブル（▲▼）とリフレッシュタイマ８から受けるリ
フレッシュ要求信号（▲▼）とのアクセスの競
合を管理するためにアクセス調停回路９を内蔵してい
る。その一例が第３図である。
ル（▲▼），アウトプットイネーブル（▲
▼），ライトイネーブル（▲▼）等の信号を外部回
路から受けて動作するが、この場合にDRAMメモリセルマ
トリックス１に対して外部回路から受けるチップイネー
ブル（▲▼）とリフレッシュタイマ８から受けるリ
フレッシュ要求信号（▲▼）とのアクセスの競
合を管理するためにアクセス調停回路９を内蔵してい
る。その一例が第３図である。
第４図に示すアクセス調停回路９は、出力のフィード
バック回路に遅延回路（▲▼）10a,10bが挿
入されたNAND回路9a,9bからなるＲ−Ｓフリップフロッ
プであって、NAND回路9aの出力がDRAMメモリセルマトリ
ックス１に対するアクセス許可信号（▲
▼）とされ、NAND回路9bの出力がDRAMメモリセルマトリ
ックス１に対するリフレッシュ許可信号（▲
▼）とされる。
バック回路に遅延回路（▲▼）10a,10bが挿
入されたNAND回路9a,9bからなるＲ−Ｓフリップフロッ
プであって、NAND回路9aの出力がDRAMメモリセルマトリ
ックス１に対するアクセス許可信号（▲
▼）とされ、NAND回路9bの出力がDRAMメモリセルマトリ
ックス１に対するリフレッシュ許可信号（▲
▼）とされる。
［解決しようとする課題］ 第４図にみるようなアクセス調停回路９にあっては、
チップイネーブル（▲▼）とリフレッシュタイマ８
からのリフレッシュ要求信号（RFSH）のいずれか先に入
力された信号で他方をデスイネーブルとする。そして、
メモリに対するプリチャージ期間（通常、100ns〜200ns
程度）を遅延回路10a,10bの挿入によって確保してい
る。
チップイネーブル（▲▼）とリフレッシュタイマ８
からのリフレッシュ要求信号（RFSH）のいずれか先に入
力された信号で他方をデスイネーブルとする。そして、
メモリに対するプリチャージ期間（通常、100ns〜200ns
程度）を遅延回路10a,10bの挿入によって確保してい
る。
しかし、このように遅延回路によりプリチャージ期間
を確保する場合には、遅延時間が重なり、かつ、その遅
延動作が回路特性でばらつくため、各タイミング信号の
タイミング関係を精度を高く抑えることは困難であっ
て、ばらつきを吸収するためにタイミング動作について
制約が生じる。その結果、長時間アクセスを続けると、
リフレッシュが行えなくなくなる。そこで、記憶データ
が十分に保証されなくなる危険性も生じる。
を確保する場合には、遅延時間が重なり、かつ、その遅
延動作が回路特性でばらつくため、各タイミング信号の
タイミング関係を精度を高く抑えることは困難であっ
て、ばらつきを吸収するためにタイミング動作について
制約が生じる。その結果、長時間アクセスを続けると、
リフレッシュが行えなくなくなる。そこで、記憶データ
が十分に保証されなくなる危険性も生じる。
この発明は、このような従来技術の問題点を解決する
ものであって、安定したリフレッシュ動作をさせること
ができ、タイミング精度の高い半導体記憶装置のアクセ
ス調停回路を提供することを目的とする。
ものであって、安定したリフレッシュ動作をさせること
ができ、タイミング精度の高い半導体記憶装置のアクセ
ス調停回路を提供することを目的とする。
［課題を解決するための手段］ このような目的を達成するためのこの発明の半導体記
憶装置のアクセス調停回路の構成は、クロックをカウン
トするカウンタと、このカウンタの少なくも２桁のビッ
トの状態に応じてアクセス許可信号の発生を許容する期
間、そのプリチャージ期間、リフレッシュ許可信号の発
生期間、そのプリチャージ期間の４つの期間を割当て、
２桁のビットの値がリフレッシュ許可信号の発生期間と
して割当てられている状態のときにリフレッシュ許可信
号とを発生し、チップセレクト信号、チップイネーブル
信号等のメモリをアクセスする信号を受け、かつ、２桁
のビットの値がアクセス許可信号の発生を許容する期間
として割当てられている状態のときにアクセス許可信号
を発生するものである。
憶装置のアクセス調停回路の構成は、クロックをカウン
トするカウンタと、このカウンタの少なくも２桁のビッ
トの状態に応じてアクセス許可信号の発生を許容する期
間、そのプリチャージ期間、リフレッシュ許可信号の発
生期間、そのプリチャージ期間の４つの期間を割当て、
２桁のビットの値がリフレッシュ許可信号の発生期間と
して割当てられている状態のときにリフレッシュ許可信
号とを発生し、チップセレクト信号、チップイネーブル
信号等のメモリをアクセスする信号を受け、かつ、２桁
のビットの値がアクセス許可信号の発生を許容する期間
として割当てられている状態のときにアクセス許可信号
を発生するものである。
［作用］ このように、カウンタの値でアクセス許可信号の発生
を許容する期間、そのプリチャージ期間、リフレッシュ
許可信号の発生期間、そのプリチャージ期間の４つの期
間を割当てて管理することにより、これらのタイミング
がカウンタによりカウンタされるクロックの周波数の精
度において正確に設定でき、正確なアクセス調停ができ
る。
を許容する期間、そのプリチャージ期間、リフレッシュ
許可信号の発生期間、そのプリチャージ期間の４つの期
間を割当てて管理することにより、これらのタイミング
がカウンタによりカウンタされるクロックの周波数の精
度において正確に設定でき、正確なアクセス調停ができ
る。
その結果、外部からの信号のタイミングに対する自由
度が増し、クロック周波数を高くすることにより、一定
期間の間にリフレッシュされる確率を増加させることが
できるので、長時間のアクセスがあっても、リフレッシ
ュが欠落することはなく、信頼性の高いDRAMを用いたSR
AM機能の半導体装置を実現することが可能である。そこ
で、メモリカートリッジのようにSRAMを用いているもの
では大容量のメモリカートリッジを提供でき、その効果
が大きい。
度が増し、クロック周波数を高くすることにより、一定
期間の間にリフレッシュされる確率を増加させることが
できるので、長時間のアクセスがあっても、リフレッシ
ュが欠落することはなく、信頼性の高いDRAMを用いたSR
AM機能の半導体装置を実現することが可能である。そこ
で、メモリカートリッジのようにSRAMを用いているもの
では大容量のメモリカートリッジを提供でき、その効果
が大きい。
［実施例］ 以下、この発明の一実施例について図面を参照して詳
細に説明する。
細に説明する。
第１図は、この発明の半導体装置を適用した一実施例
のタイミングコントローラにおけるアクセス調停回路の
ブロック図、第２図は、そのアクセス期間についての割
当ての説明図である。なお、その全体構成は、第３図と
同様であって、タイミングコントローラ６の内部に設け
られるアクセス調停回路が従来のアクセス調停回路９に
換えて第１図のアクセス調停回路10とし、タイミングコ
ントローラ６が特に外部回路からのクロックを受けて動
作する点が第３図に示すタイミングコントローラ６と相
違している。
のタイミングコントローラにおけるアクセス調停回路の
ブロック図、第２図は、そのアクセス期間についての割
当ての説明図である。なお、その全体構成は、第３図と
同様であって、タイミングコントローラ６の内部に設け
られるアクセス調停回路が従来のアクセス調停回路９に
換えて第１図のアクセス調停回路10とし、タイミングコ
ントローラ６が特に外部回路からのクロックを受けて動
作する点が第３図に示すタイミングコントローラ６と相
違している。
アクセス調停回路20は、カウンタ11とデータラッチフ
リップフロップ（Ｄ−F/F）12とを有していて、タイミ
ングコントローラ６の外部回路（或はタイミングコント
ローラに内蔵されたクロック発生回路でもよい）からク
ロック入力端子16にクロックを受け、前記カウンタ11が
このクロックをカウントして、そのカウント値に応じて
動作する。
リップフロップ（Ｄ−F/F）12とを有していて、タイミ
ングコントローラ６の外部回路（或はタイミングコント
ローラに内蔵されたクロック発生回路でもよい）からク
ロック入力端子16にクロックを受け、前記カウンタ11が
このクロックをカウントして、そのカウント値に応じて
動作する。
カウンタ11は、クロック端子（CK）に、例えば、50ns
程度の周期のクロックを受け、アクセス許可信号の発生
を許容する期間、そのプリチャージ期間、リフレッシュ
許可信号の発生期間、そのプリチャージ期間の４つの期
間を確保するためのｎ進のカウンタである。そこで、こ
のカウンタ11の出力のうち、Qn-1の出力が２入力ORゲー
ト13と３入力ORゲート14とそれぞれの第１の入力に送出
され、カウンタ11の出力のうち、Qnの出力がインバータ
13aを介してORゲート13の第２の入力に加えられてい
る。また、Qnの出力は、インバータを介すことなく、OR
ゲート14の第２の入力とOR回路15の第１の入力にも加え
られている。
程度の周期のクロックを受け、アクセス許可信号の発生
を許容する期間、そのプリチャージ期間、リフレッシュ
許可信号の発生期間、そのプリチャージ期間の４つの期
間を確保するためのｎ進のカウンタである。そこで、こ
のカウンタ11の出力のうち、Qn-1の出力が２入力ORゲー
ト13と３入力ORゲート14とそれぞれの第１の入力に送出
され、カウンタ11の出力のうち、Qnの出力がインバータ
13aを介してORゲート13の第２の入力に加えられてい
る。また、Qnの出力は、インバータを介すことなく、OR
ゲート14の第２の入力とOR回路15の第１の入力にも加え
られている。
ORゲート13は、負論理出力（LOWレベル（以下
“L"））を有意とする回路であって、カウンタ11の出力
のQn-1の出力とインバータ13aを介してカウンタ11のQn
出力を受け、カウンタ11の出力Qn-1の出力が“L"で、Qn
出力が“H"のときに、その出力に負論理のリフレッシュ
許可信号（▲▼，“L"）を発生する。す
なわち、カウンタ11のQn-1,Qn値が“0,1"となっている
間はリフレッシュ許可信号が発生する。
“L"））を有意とする回路であって、カウンタ11の出力
のQn-1の出力とインバータ13aを介してカウンタ11のQn
出力を受け、カウンタ11の出力Qn-1の出力が“L"で、Qn
出力が“H"のときに、その出力に負論理のリフレッシュ
許可信号（▲▼，“L"）を発生する。す
なわち、カウンタ11のQn-1,Qn値が“0,1"となっている
間はリフレッシュ許可信号が発生する。
ORゲート14も同様に負論理出力を有意とする回路であ
って、入力端子17を介して入力されたチップイネーブル
信号（▲▼）を第３の入力に受け、“L"の出力を発
生するが、それは、カウンタ11のQn-1及びQn出力の値が
ともに“0"となっているときである。したがって、これ
ら出力が“0"となっていない期間では、これらいずれか
の出力がHIGHレベル（以下“H"）となっているので、た
とえチップイネーブル信号（▲▼）を受けていて
も、負論理のアクセス許可信号（ACSESS）は発生しな
い。言い換えれば、カウンタ11のQn-1,Qnの値がともに
“0"となっている間においてアクセス許可信号が発生す
る。
って、入力端子17を介して入力されたチップイネーブル
信号（▲▼）を第３の入力に受け、“L"の出力を発
生するが、それは、カウンタ11のQn-1及びQn出力の値が
ともに“0"となっているときである。したがって、これ
ら出力が“0"となっていない期間では、これらいずれか
の出力がHIGHレベル（以下“H"）となっているので、た
とえチップイネーブル信号（▲▼）を受けていて
も、負論理のアクセス許可信号（ACSESS）は発生しな
い。言い換えれば、カウンタ11のQn-1,Qnの値がともに
“0"となっている間においてアクセス許可信号が発生す
る。
OR回路15は、カウンタ11のQn出力とOR回路14からのア
クセス許可信号とを受けて、その出力をＤ−F/F12のＤ
端子に送出する。
クセス許可信号とを受けて、その出力をＤ−F/F12のＤ
端子に送出する。
Ｄ−F/F12は、クロック端子（CK）にクロック入力端
子16からクロックを受け、OR回路15の出力をラッチする
回路であって、このラッチデータが“0"になったとき
に、そのＱ出力が“H"から“L"となり、Ｑ出力の立下が
りである“H"から“L"に変わるタイミングでカウンタ11
をリセットする。そこで、カウンタ11は“0"から再スタ
ートする。この再スタート時点では、カウンタ11のQ
n-1,Qnの値が“0"となるのでチップイネーブル（▲
▼）が発生したときには、ORゲート14を通過してアクセ
ス許可信号が発生する。
子16からクロックを受け、OR回路15の出力をラッチする
回路であって、このラッチデータが“0"になったとき
に、そのＱ出力が“H"から“L"となり、Ｑ出力の立下が
りである“H"から“L"に変わるタイミングでカウンタ11
をリセットする。そこで、カウンタ11は“0"から再スタ
ートする。この再スタート時点では、カウンタ11のQ
n-1,Qnの値が“0"となるのでチップイネーブル（▲
▼）が発生したときには、ORゲート14を通過してアクセ
ス許可信号が発生する。
以上の関係をまとめると、アクセス許可信号とリフレ
ッシュ信号との関係は第２図に示すようになる。
ッシュ信号との関係は第２図に示すようになる。
ここで、カウンタ11をアップカウンタとし、途中での
リセットを考えなければ、カウンタ11のQn-1,Qnのカウ
ント値は、“0,0",“1,0",“0,1",“1,1",“0,0"の順に
変化する。
リセットを考えなければ、カウンタ11のQn-1,Qnのカウ
ント値は、“0,0",“1,0",“0,1",“1,1",“0,0"の順に
変化する。
そこで、カウンタ11のQn-1,Qnの値が“0,0"となって
いる期間（これは“0,0"となってから“1,0"までの間、
以下同様である。）は、アクセス許可期間となり、この
期間にチップセレクト信号が“L"となったときにアクセ
ス許可信号が発生する。また、Qn-1,Qnの値が“0,1"と
なっている期間は、リフレッシュ許可期間となり、この
期間にチップセレクト信号が“L"となってもアクセス許
可信号は発生せずに、リフレッシュ許可信号のみが有効
なものとして発生する。そして、カウンタ11のQn-1,Qn
の値が“1,0"となっている期間は、アクセス許可信号に
対するプリチャージ期間となり、Qn-1,Qnの値が“1,1"
となっている期間は、リフレッシュ許可信号に対するプ
リチャージ期間となる。
いる期間（これは“0,0"となってから“1,0"までの間、
以下同様である。）は、アクセス許可期間となり、この
期間にチップセレクト信号が“L"となったときにアクセ
ス許可信号が発生する。また、Qn-1,Qnの値が“0,1"と
なっている期間は、リフレッシュ許可期間となり、この
期間にチップセレクト信号が“L"となってもアクセス許
可信号は発生せずに、リフレッシュ許可信号のみが有効
なものとして発生する。そして、カウンタ11のQn-1,Qn
の値が“1,0"となっている期間は、アクセス許可信号に
対するプリチャージ期間となり、Qn-1,Qnの値が“1,1"
となっている期間は、リフレッシュ許可信号に対するプ
リチャージ期間となる。
ここで、Qn-1,Qnの値が“0,0"から“1,0"に変わる手
前でアクセス許可信号が発生したときに、プリチャージ
期間が不足することが考えられる。これを防止するため
に、チップセレクト信号が“L"となったときにＤ−F/F1
2を介してカウンタ11をリセットして、“0"から再びカ
ウントするようにする。これがＤ−F/F12とOR回路15と
を設けてカウンタ11にリセットをかける第１の理由であ
る。また、Qn-1,Qnの値が“1,1"から“0,0"に変わった
ときには、カウンタ11をリセットして最初からカウンタ
11をスタートさせる。これがＤ−F/F12とOR回路15とを
設けてOR回路15を介してカウンタ11にリセットする第２
の理由である。なお、Qn-1,Qnの値が“1,0"となってい
る期間が十分にあれば、プリチャージ期間が採れるので
前記のようなチップセレクト信号によるリセットは不要
であり、さらに、アクセス許可期間を十分に採るように
し、カウンタ11を循環するカウンタとすれば、やがれそ
の値が“0"に戻るのでカウンタ11のQnの出力によるリセ
ットも不要である。
前でアクセス許可信号が発生したときに、プリチャージ
期間が不足することが考えられる。これを防止するため
に、チップセレクト信号が“L"となったときにＤ−F/F1
2を介してカウンタ11をリセットして、“0"から再びカ
ウントするようにする。これがＤ−F/F12とOR回路15と
を設けてカウンタ11にリセットをかける第１の理由であ
る。また、Qn-1,Qnの値が“1,1"から“0,0"に変わった
ときには、カウンタ11をリセットして最初からカウンタ
11をスタートさせる。これがＤ−F/F12とOR回路15とを
設けてOR回路15を介してカウンタ11にリセットする第２
の理由である。なお、Qn-1,Qnの値が“1,0"となってい
る期間が十分にあれば、プリチャージ期間が採れるので
前記のようなチップセレクト信号によるリセットは不要
であり、さらに、アクセス許可期間を十分に採るように
し、カウンタ11を循環するカウンタとすれば、やがれそ
の値が“0"に戻るのでカウンタ11のQnの出力によるリセ
ットも不要である。
このようにして、アクセス許可信号は、カウンタ11の
Qn-1桁が“1"となったときには次にQn-1桁,Qn桁が“0,
0"にセットされるまでの間その発生が阻止される。そし
て、この阻止されている期間をリフレッシュ期間許可及
びプリチャージ期間として割当てることができる。同様
に、アクセス許可信号が発生したときには、カウンタが
リセットされるので、カウント開始の“0"から“0,0"ま
では、アクセス許可期間となり、リフレッシュ許可期間
としては、“0,1"になるまでの期間はその発生が阻止さ
れる。
Qn-1桁が“1"となったときには次にQn-1桁,Qn桁が“0,
0"にセットされるまでの間その発生が阻止される。そし
て、この阻止されている期間をリフレッシュ期間許可及
びプリチャージ期間として割当てることができる。同様
に、アクセス許可信号が発生したときには、カウンタが
リセットされるので、カウント開始の“0"から“0,0"ま
では、アクセス許可期間となり、リフレッシュ許可期間
としては、“0,1"になるまでの期間はその発生が阻止さ
れる。
すなわち、外部から供給されるクロックをカウンタに
より分周することによってリフレッシュ許可信号（▲
▼）とアクセス許可信号（▲
▼）とを独立に発生するようにすることができる。
より分周することによってリフレッシュ許可信号（▲
▼）とアクセス許可信号（▲
▼）とを独立に発生するようにすることができる。
ここで、クロック周波数を高くすれば、チップイネー
ブル信号が長時間続いても、リフレッシュ許可信号が発
生する確率が高くなり、かつ、従来よりもリフレッシュ
発生周期を短く設定することができるので、従来のリフ
レッシュ期間の間には、確実に１回以上のリフレッシュ
させるようにすることができるので、アクセスが頻繁に
行われても、その合間においてリフレッシュされるの
で、従来のようなリフレッシュがされなくなる期間が続
くようなことはなくなる。
ブル信号が長時間続いても、リフレッシュ許可信号が発
生する確率が高くなり、かつ、従来よりもリフレッシュ
発生周期を短く設定することができるので、従来のリフ
レッシュ期間の間には、確実に１回以上のリフレッシュ
させるようにすることができるので、アクセスが頻繁に
行われても、その合間においてリフレッシュされるの
で、従来のようなリフレッシュがされなくなる期間が続
くようなことはなくなる。
以上説明してきたが、実施例では、カウンタの２つの
桁の値によりアクセス許可期間とリフレッシュ許可期間
とこれらに対するプリチャージ期間を割当てているが、
４つ以上の期間の割合てが可能であればよいので、この
桁は２以上であってよく、この発明は、それが２桁に限
定されるものではない。
桁の値によりアクセス許可期間とリフレッシュ許可期間
とこれらに対するプリチャージ期間を割当てているが、
４つ以上の期間の割合てが可能であればよいので、この
桁は２以上であってよく、この発明は、それが２桁に限
定されるものではない。
カウンタは、アップカウンタとしているが、これは、
ダウンカウンタであってもよく、実施例に示す型式のカ
ウンタに限定されるものではない。
ダウンカウンタであってもよく、実施例に示す型式のカ
ウンタに限定されるものではない。
実施例では、カウンタがカウントするクロックとして
外部からクロックを得ているが、このクロックは、マイ
クロプロセッサの内部で使用しているクロック、或はそ
のマシンサイクルに対応して発生するクロック、さら
に、マイクロプロセッサに供給されるクロック発生回路
から得られる制御基準としてのクロック等を利用するこ
とができる。なお、この明細書におけるメモリカートリ
ッジには、カード状のものであってもよく、その名称が
メモリカードと呼ぶものも含まれるものである。
外部からクロックを得ているが、このクロックは、マイ
クロプロセッサの内部で使用しているクロック、或はそ
のマシンサイクルに対応して発生するクロック、さら
に、マイクロプロセッサに供給されるクロック発生回路
から得られる制御基準としてのクロック等を利用するこ
とができる。なお、この明細書におけるメモリカートリ
ッジには、カード状のものであってもよく、その名称が
メモリカードと呼ぶものも含まれるものである。
［発明の効果］ 以上の説明から理解できるように、この発明では、カ
ウンタの値でアクセス許可信号の発生を許容する期間、
そのプリチャージ期間、リフレッシュ許可信号の発生期
間、そのプリチャージ期間の４つの期間を割当てて管理
することにより、これらのタイミングがカウンタにより
カウンタされるクロックの周波数の精度において正確に
設定でき、正確なアクセス調停ができる。
ウンタの値でアクセス許可信号の発生を許容する期間、
そのプリチャージ期間、リフレッシュ許可信号の発生期
間、そのプリチャージ期間の４つの期間を割当てて管理
することにより、これらのタイミングがカウンタにより
カウンタされるクロックの周波数の精度において正確に
設定でき、正確なアクセス調停ができる。
その結果、外部からの信号のタイミングに対する自由
度が増し、クロック周波数を高くすることにより、一定
期間の間にリフレッシュされる確率を増加させることが
できるので、長時間のアクセスがあっても、リフレッシ
ュが欠落することはなく、信頼性の高いDRAMを用いたSR
AM機能の半導体装置を実現することが可能である。そこ
で、メモリカートリッジのようにSRAMを用いているもの
では大容量のメモリカートリッジを提供でき、その効果
が大きい。
度が増し、クロック周波数を高くすることにより、一定
期間の間にリフレッシュされる確率を増加させることが
できるので、長時間のアクセスがあっても、リフレッシ
ュが欠落することはなく、信頼性の高いDRAMを用いたSR
AM機能の半導体装置を実現することが可能である。そこ
で、メモリカートリッジのようにSRAMを用いているもの
では大容量のメモリカートリッジを提供でき、その効果
が大きい。
第１図は、この発明の半導体装置を適用した一実施例の
タイミングコントローラにおけるアクセス調停回路のブ
ロック図、第２図は、そのアクセス期間についての割当
ての説明図、第３図は、仮想SRAMの内部構成の一例を示
す説明図、第４図は、従来の半導体装置のアクセス調停
回路のブロック図である。 １……DRAMメモリセルマトリックス、 2a……ロウアドレスラッチ回路、 2b……Ｘデコーダ、3a……カラムアドレスラッチ回路、
3b……Ｙデコーダ、3c……書込み回路、 3d……センスアンプ、４……アドレスバッファ、 ５……I/O回路、６……タイミングコントローラ、 ７……リフレッシュアドレスカウンタ、 8,20……アクセス調停回路、 11……カウンタ、12……データラッチフリップフロップ
（Ｄ−F/F）、 13,14……ORゲート、15……OR回路。
タイミングコントローラにおけるアクセス調停回路のブ
ロック図、第２図は、そのアクセス期間についての割当
ての説明図、第３図は、仮想SRAMの内部構成の一例を示
す説明図、第４図は、従来の半導体装置のアクセス調停
回路のブロック図である。 １……DRAMメモリセルマトリックス、 2a……ロウアドレスラッチ回路、 2b……Ｘデコーダ、3a……カラムアドレスラッチ回路、
3b……Ｙデコーダ、3c……書込み回路、 3d……センスアンプ、４……アドレスバッファ、 ５……I/O回路、６……タイミングコントローラ、 ７……リフレッシュアドレスカウンタ、 8,20……アクセス調停回路、 11……カウンタ、12……データラッチフリップフロップ
（Ｄ−F/F）、 13,14……ORゲート、15……OR回路。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G11C 11/40 - 11/409 G06F 12/00 - 12/06
Claims (1)
- 【請求項１】クロックをカウントするカウンタと、この
カウンタの少なくとも２桁のビットの状態に応じてアク
セス許可信号の発生を許容する期間、そのプリチャージ
期間、リフレッシュ許可信号の発生期間、そのプリチャ
ージ期間の４つの期間を割当て、前記２桁のビットの値
が前記リフレッシュ許可信号の発生期間として割当てら
れている状態のときにリフレッシュ許可信号とを発生
し、チップセレクト信号、チップイネーブル信号等のメ
モリをアクセスする信号を受け、かつ、前記２桁のビッ
トの値が前記アクセス許可信号の発生を許容する期間と
して割当てられている状態のときに前記アクセス許可信
号を発生することを特徴とする半導体記憶装置のアクセ
ス調停回路。
Priority Applications (7)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143779A JP2772823B2 (ja) | 1989-06-06 | 1989-06-06 | 半導体記憶装置のアクセス調停回路 |
| KR1019900006387A KR900019010A (ko) | 1989-05-08 | 1990-05-07 | 메모리 카트리지 및 메모리 제어방법 |
| EP90907404A EP0425693B1 (en) | 1989-05-08 | 1990-05-07 | Memory cartridge and memory control method |
| EP96102828A EP0715311A3 (en) | 1989-05-08 | 1990-05-07 | Solid state memory device |
| PCT/JP1990/000583 WO1990013896A1 (en) | 1989-05-08 | 1990-05-07 | Memory cartridge and memory control method |
| US08/266,870 US5430681A (en) | 1989-05-08 | 1994-07-05 | Memory cartridge and its memory control method |
| US08/381,648 US5550781A (en) | 1989-05-08 | 1995-01-31 | Semiconductor apparatus with two activating modes of different number of selected word lines at refreshing |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1143779A JP2772823B2 (ja) | 1989-06-06 | 1989-06-06 | 半導体記憶装置のアクセス調停回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH038196A JPH038196A (ja) | 1991-01-16 |
| JP2772823B2 true JP2772823B2 (ja) | 1998-07-09 |
Family
ID=15346817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1143779A Expired - Lifetime JP2772823B2 (ja) | 1989-05-08 | 1989-06-06 | 半導体記憶装置のアクセス調停回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2772823B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4847036B2 (ja) * | 2005-03-30 | 2011-12-28 | キヤノン株式会社 | バスアクセスを調停する制御装置およびデータ処理装置の制御方法 |
-
1989
- 1989-06-06 JP JP1143779A patent/JP2772823B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH038196A (ja) | 1991-01-16 |
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