JP2767828B2 - 半導体記憶装置の試験方法 - Google Patents
半導体記憶装置の試験方法Info
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- JP2767828B2 JP2767828B2 JP63245010A JP24501088A JP2767828B2 JP 2767828 B2 JP2767828 B2 JP 2767828B2 JP 63245010 A JP63245010 A JP 63245010A JP 24501088 A JP24501088 A JP 24501088A JP 2767828 B2 JP2767828 B2 JP 2767828B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置の試験方法に関する。
半導体記憶装置の信頼性向上の要望に伴い、効率のよ
いスクリーニング方法の改善が重要となってきた。
いスクリーニング方法の改善が重要となってきた。
半導体記憶装置には、フローディングゲート型やMNOS
型のMOS電界効果トランジスタが多く用いられている。
型のMOS電界効果トランジスタが多く用いられている。
第５図は従来の半導体記憶装置の試験方法の一例を説
明するためのフローチャートである。
明するためのフローチャートである。
半導体記憶装置の試験方法は、まず第１回目のデバイ
ステストで不揮発性の被試験半導体装置の電荷捕獲領域
に電荷を注入し、その後被試験半導体装置の初期しきい
値電圧を測定する。
ステストで不揮発性の被試験半導体装置の電荷捕獲領域
に電荷を注入し、その後被試験半導体装置の初期しきい
値電圧を測定する。
その後、注入電荷の保持状態の良否を判定するため
に、半導体装置を150〜250℃程度のN2雰囲気中に３〜９
時間保管して注入電荷の放出量を加速した後に、再度第
２回目のデバイステストで半導体装置のしきい値電圧を
測定し、一定の基準しきい値電圧より低いものは、除去
するというスクリーニング方法を採用していた。
に、半導体装置を150〜250℃程度のN2雰囲気中に３〜９
時間保管して注入電荷の放出量を加速した後に、再度第
２回目のデバイステストで半導体装置のしきい値電圧を
測定し、一定の基準しきい値電圧より低いものは、除去
するというスクリーニング方法を採用していた。
この方法は不揮発性の被試験半導体装置の電荷捕獲領
域に注入された電荷がシリコン酸化膜のエネルギー障壁
を熱励起により乗り越えることにより放出される結果、
捕獲電荷が減少し、しきい値電圧VTが低下することを利
用した評価手段である。
域に注入された電荷がシリコン酸化膜のエネルギー障壁
を熱励起により乗り越えることにより放出される結果、
捕獲電荷が減少し、しきい値電圧VTが低下することを利
用した評価手段である。
従って半導体装置の電荷捕獲領域のポテンシャル井戸
を決定しているシリコン酸化膜のエネルギー障壁の高さ
により、一定の熱励起条件でエネルギー障壁の低いもの
は保管時間ｔに対して短い時間でしきい値電圧VTが極度
に低下する挙動を示すことになる。
を決定しているシリコン酸化膜のエネルギー障壁の高さ
により、一定の熱励起条件でエネルギー障壁の低いもの
は保管時間ｔに対して短い時間でしきい値電圧VTが極度
に低下する挙動を示すことになる。
また、シリコン酸化膜のエネルギー障壁の高さは、シ
リコン酸化膜の膜質等で大きく左右され、特に欠陥密度
の大きなものでは、見かけ上のエネルギー障壁が低い。
リコン酸化膜の膜質等で大きく左右され、特に欠陥密度
の大きなものでは、見かけ上のエネルギー障壁が低い。
従ってこのような不揮発性の半導体記憶装置は、記憶
保持時間が極度に低下し記憶保持特性を損う結果となる
ので、スクリーニングを施し不良品を除去する必要があ
る。
保持時間が極度に低下し記憶保持特性を損う結果となる
ので、スクリーニングを施し不良品を除去する必要があ
る。
上述した従来の半導体記憶装置の試験方法では、注入
電荷の活性化を行なうため、熱励起方法を用いていてス
クリーニング効果を得るには高温度雰囲気中で３〜９時
間という長い時間を必要とするので、試験処理効率が極
度に低いという大きな欠点を有していた。
電荷の活性化を行なうため、熱励起方法を用いていてス
クリーニング効果を得るには高温度雰囲気中で３〜９時
間という長い時間を必要とするので、試験処理効率が極
度に低いという大きな欠点を有していた。
また、この時間を短くするためには、保管温度を上げ
るとセラミックパッケージに組立てられた半導体装置の
アルミニウム電極と配線材料に用いている金配線との接
触面に於て、約150℃以上では金属間の拡散が行なわ
れ、結果として配線の金線が半導体装置の接触面で断線
するという大きな欠点を有していた。
るとセラミックパッケージに組立てられた半導体装置の
アルミニウム電極と配線材料に用いている金配線との接
触面に於て、約150℃以上では金属間の拡散が行なわ
れ、結果として配線の金線が半導体装置の接触面で断線
するという大きな欠点を有していた。
さらに、従来の方法においては、熱励起方法を用いて
いるため、第１回目のデバイステストと第２回目のデバ
イステストの間に高温保管工程が必要となるため、一度
測定系をライン外へ取り出す必要があり、測定の自動化
が困難となるという大きな欠点があった。
いるため、第１回目のデバイステストと第２回目のデバ
イステストの間に高温保管工程が必要となるため、一度
測定系をライン外へ取り出す必要があり、測定の自動化
が困難となるという大きな欠点があった。
本発明の目的は、常温下でかつ短時間にスクリーニン
グのできる半導体記憶装置の試験方法に関する。
グのできる半導体記憶装置の試験方法に関する。
本発明の半導体記憶装置の試験方法は、半導体基板上
に形成された電荷注入型の被試験絶縁ゲート電界効果ト
ランジスタに所定量の電荷を注入する電荷注入ステップ
と、この電荷注入ステップで前記所定量の電荷を注入さ
れた前記被試験絶縁ゲート電界効果トランジスタのしき
い値電圧（ＶTMS）を測定する第１のVT測定ステップ
と、前記被試験絶縁ゲート電界効果トランジスタに特定
波長を有する光を所定時間照射する励起ステップと、こ
の励起ステップを終了した前記被試験絶縁ゲート電界効
果トランジスタのしきい値電圧（ＶTME）を測定する第
２のVT測定ステップと、この第２のVT測定ステップで測
定された前記ＶTMEと予め定められた規準しきい値電圧
（ＶTMR）とを比較しＶTMEがＶTMRよりも小さいものを
異常と判定する比較判定ステップとを含んでいる。
に形成された電荷注入型の被試験絶縁ゲート電界効果ト
ランジスタに所定量の電荷を注入する電荷注入ステップ
と、この電荷注入ステップで前記所定量の電荷を注入さ
れた前記被試験絶縁ゲート電界効果トランジスタのしき
い値電圧（ＶTMS）を測定する第１のVT測定ステップ
と、前記被試験絶縁ゲート電界効果トランジスタに特定
波長を有する光を所定時間照射する励起ステップと、こ
の励起ステップを終了した前記被試験絶縁ゲート電界効
果トランジスタのしきい値電圧（ＶTME）を測定する第
２のVT測定ステップと、この第２のVT測定ステップで測
定された前記ＶTMEと予め定められた規準しきい値電圧
（ＶTMR）とを比較しＶTMEがＶTMRよりも小さいものを
異常と判定する比較判定ステップとを含んでいる。
次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明を説明するためのフローチャート、第
２図は本発明が適用される被試験半導体チップの断面図
である。
２図は本発明が適用される被試験半導体チップの断面図
である。
第１図に示すように、本発明の半導体記憶装置の試験
方法は、半導体基板上に形成された電荷注入型の被試験
絶縁ゲート電界効果トランジスタに所定量の電荷を注入
する電荷注入ステップS1と、この電荷注入ステップS1で
前記所定量の電荷を注入された前記被試験絶縁ゲート電
界効果トランジスタのしきい値電圧（ＶTMS）を測定す
る第１のVT測定ステップとS2、前記被試験絶縁ゲート電
界効果トランジスタに特定波長を有する光を所定時間照
射する励起ステップS3と、この励起ステップS3を終了し
た前記被試験絶縁ゲート電界効果トランジスタのしきい
値電圧（ＶTME）を測定する第２のVT測定ステップS4
と、この第２のVT測定ステップS4で測定された前記ＶTM
Eと予め定められた規準しきい値電圧（ＶTMR）とを比較
しＶTMEがＶTMRよりも小さいものを異常と判定する比較
判定ステップS5とを含んでいる。
方法は、半導体基板上に形成された電荷注入型の被試験
絶縁ゲート電界効果トランジスタに所定量の電荷を注入
する電荷注入ステップS1と、この電荷注入ステップS1で
前記所定量の電荷を注入された前記被試験絶縁ゲート電
界効果トランジスタのしきい値電圧（ＶTMS）を測定す
る第１のVT測定ステップとS2、前記被試験絶縁ゲート電
界効果トランジスタに特定波長を有する光を所定時間照
射する励起ステップS3と、この励起ステップS3を終了し
た前記被試験絶縁ゲート電界効果トランジスタのしきい
値電圧（ＶTME）を測定する第２のVT測定ステップS4
と、この第２のVT測定ステップS4で測定された前記ＶTM
Eと予め定められた規準しきい値電圧（ＶTMR）とを比較
しＶTMEがＶTMRよりも小さいものを異常と判定する比較
判定ステップS5とを含んでいる。
第２図に示すように、フローテングゲート型の電界効
果トランジスタは、シリコン基板１上に形成されたソー
ス・ドレイン層７を有し、ゲート領域に電荷捕獲領域と
して第１ゲート多結晶シリコン層４を有し、第１ゲート
多結晶シリコン層４とシリコン基板１との間には約30〜
60nmの厚さの第１ゲートシリコン酸化膜を、また第１ゲ
ート多結晶シリコン層４の上層には60〜80nmの厚さの第
２ゲートシリコン酸化膜５を有し、さらにその上層に第
２ゲート多結晶シリコン層６を有し、このゲート領域を
パッシベーション膜８で覆っていた。
果トランジスタは、シリコン基板１上に形成されたソー
ス・ドレイン層７を有し、ゲート領域に電荷捕獲領域と
して第１ゲート多結晶シリコン層４を有し、第１ゲート
多結晶シリコン層４とシリコン基板１との間には約30〜
60nmの厚さの第１ゲートシリコン酸化膜を、また第１ゲ
ート多結晶シリコン層４の上層には60〜80nmの厚さの第
２ゲートシリコン酸化膜５を有し、さらにその上層に第
２ゲート多結晶シリコン層６を有し、このゲート領域を
パッシベーション膜８で覆っていた。
電荷注入ステップS1と第１のVT測定ステップS2でこの
不揮発性の被試験半導体記憶装置に電荷を注入して初期
しきい値電圧VTMEを測定した後、励起ステップS3で常温
状態で400〜500nmの波長でかつ600〜700mW/cm2の照射量
を有する照射光Ｌを記憶装置の表面全体に20秒程度照射
し、続けて、第２のVT測定ステップS4で光照射後のしき
い値電圧VTMEを測定し、比較判定ステップS5で規準しき
い値電圧VTMRを初期しきい値電圧VTMSの60％と設定し、
この基準しきい値電圧VTMRよりも低いレベルのものを除
去している。
不揮発性の被試験半導体記憶装置に電荷を注入して初期
しきい値電圧VTMEを測定した後、励起ステップS3で常温
状態で400〜500nmの波長でかつ600〜700mW/cm2の照射量
を有する照射光Ｌを記憶装置の表面全体に20秒程度照射
し、続けて、第２のVT測定ステップS4で光照射後のしき
い値電圧VTMEを測定し、比較判定ステップS5で規準しき
い値電圧VTMRを初期しきい値電圧VTMSの60％と設定し、
この基準しきい値電圧VTMRよりも低いレベルのものを除
去している。
この作用・原理を以下説明する。
半導体記憶装置の電荷注入領域に注入された注入電荷
を光励起することにより、注入領域のポテンシャル井戸
を形成するエネルギー障壁の高さまで注入電荷を励起す
ることが可能である。
を光励起することにより、注入領域のポテンシャル井戸
を形成するエネルギー障壁の高さまで注入電荷を励起す
ることが可能である。
特定の励起エネルギーEaを得る為には第（１）式に示
す照射光の波長を変えることにより容易に得ることが出
来る。
す照射光の波長を変えることにより容易に得ることが出
来る。
Ea∝ｈ・c/λ ……（１） 但し、ｈプランク定数,c光速度 第３図は第２図の動作を説明するための半導体記憶装
置の光照射−電荷放出特性図である。
置の光照射−電荷放出特性図である。
照射光Ｌによる注入電荷の活性化エネルギーＥが1.3e
V程度の半導体記憶装置を試験する場合は、第３図のB1
及びB2モードを示す不良品の電荷放出率の経時変化は、
時点ｔで良品のＧモードと完全に分離しているので、ス
クリーニングが従来の３〜９時間から数分間以内に大幅
に短縮される。
V程度の半導体記憶装置を試験する場合は、第３図のB1
及びB2モードを示す不良品の電荷放出率の経時変化は、
時点ｔで良品のＧモードと完全に分離しているので、ス
クリーニングが従来の３〜９時間から数分間以内に大幅
に短縮される。
第４図は本発明が適用される他の被試験半導体チップ
の断面図である。
の断面図である。
MNOS型の電界効果トランジスタは、ドレイン・ソース
層７間のシリコン基板１上のトンネルゲートシリコン酸
化膜23及びゲートシリコン窒化膜15が第２図の第１ゲー
トシリコン酸化膜３及び第１ゲート多結晶シリコン層４
の代りに置換せれていることが異る点以外は第２図の半
導体チップと同一である。
層７間のシリコン基板１上のトンネルゲートシリコン酸
化膜23及びゲートシリコン窒化膜15が第２図の第１ゲー
トシリコン酸化膜３及び第１ゲート多結晶シリコン層４
の代りに置換せれていることが異る点以外は第２図の半
導体チップと同一である。
試験をするにはまず電荷注入ステップS1で電荷捕獲領
域としてトンネルゲートシリコン酸化膜23およびゲート
シリコン窒化膜15の界面近傍の捕獲準位に電荷が注入さ
れる。
域としてトンネルゲートシリコン酸化膜23およびゲート
シリコン窒化膜15の界面近傍の捕獲準位に電荷が注入さ
れる。
ゲートシリコン窒化膜15の上層に、約600nmの厚さの
ゲート多結晶シリコン層が形成された構造の不揮発性の
被試験半導体記憶装置に例えば正孔を注入した場合に
は、第１のVT測定ステップS2で初期しきい値電圧VTMWを
測定した後、励起テップS3において常温状態で300〜400
nmの波長で、かつ600〜700mW/cm2の照射量を有する光を
半導体記憶装置の表面全体に10〜20秒程度照射し、続け
て、第２のVT測定ステップS4で光照射後のしきい値電圧
VTMEを測定し、比較判定ステップS5で基準しきい値電圧
より低いものを除去している。
ゲート多結晶シリコン層が形成された構造の不揮発性の
被試験半導体記憶装置に例えば正孔を注入した場合に
は、第１のVT測定ステップS2で初期しきい値電圧VTMWを
測定した後、励起テップS3において常温状態で300〜400
nmの波長で、かつ600〜700mW/cm2の照射量を有する光を
半導体記憶装置の表面全体に10〜20秒程度照射し、続け
て、第２のVT測定ステップS4で光照射後のしきい値電圧
VTMEを測定し、比較判定ステップS5で基準しきい値電圧
より低いものを除去している。
また、電子注入方式を用いたものでは、光照射条件と
しては400〜500nmの波長で照射することにより、正孔注
入の場合と同様の効果を得ることが可能である。
しては400〜500nmの波長で照射することにより、正孔注
入の場合と同様の効果を得ることが可能である。
この実施例では、注入電荷を電子および正孔のどちら
でも実行可能であり注入電荷の種類によりエネルギー障
壁が各々異なるが本発明を適用することにより、照射波
長を光源又はフィルターにより簡単に変更可能であるの
で、注入電荷が正孔又は電子のどちらでも容易にスクリ
ーニングが可能であるという利点を有する。
でも実行可能であり注入電荷の種類によりエネルギー障
壁が各々異なるが本発明を適用することにより、照射波
長を光源又はフィルターにより簡単に変更可能であるの
で、注入電荷が正孔又は電子のどちらでも容易にスクリ
ーニングが可能であるという利点を有する。
以上説明したように本発明は、スクリーニングの電荷
励起エネルギーとして光を用いるので、常温状態でかつ
短時間に不揮発性の半導体記憶装置のスクリーニングが
可能であるために、スクリーニング時間が早く、評価処
理能力が大きいと共に特にセラミックパッケージに組込
まれた半導体装置に於て、高温度状態で発生する配線切
れ等が発生せず、信頼度の高い半導体装置が得られる効
果がある。
励起エネルギーとして光を用いるので、常温状態でかつ
短時間に不揮発性の半導体記憶装置のスクリーニングが
可能であるために、スクリーニング時間が早く、評価処
理能力が大きいと共に特にセラミックパッケージに組込
まれた半導体装置に於て、高温度状態で発生する配線切
れ等が発生せず、信頼度の高い半導体装置が得られる効
果がある。
また、本発明は全て常温状態で実施できるので、試験
の自動化が容易に行なえるという大きな利点を有する。
の自動化が容易に行なえるという大きな利点を有する。
第１図は本発明を説明するためのフローチャート、第２
図は本発明を使用する被試験半導体チップの断面図、第
３図は第２図の動作を説明するための半導体記憶装置の
光照射−電荷放出特性図、第４図は本発明を使用した他
の被試験半導体チップの断面図、第５図は従来の半導体
記憶装置の試験方法の一例を説明するためのフローチャ
ートである。 １……シリコン基板、3,5……第１及び第２のゲートシ
リコン酸化膜、4,6……第１及び第２のゲート多結晶シ
リコン層、15……ゲートシリコン窒化膜、23……トンネ
ルゲートシリコン酸化膜、Ｌ……照射光。
図は本発明を使用する被試験半導体チップの断面図、第
３図は第２図の動作を説明するための半導体記憶装置の
光照射−電荷放出特性図、第４図は本発明を使用した他
の被試験半導体チップの断面図、第５図は従来の半導体
記憶装置の試験方法の一例を説明するためのフローチャ
ートである。 １……シリコン基板、3,5……第１及び第２のゲートシ
リコン酸化膜、4,6……第１及び第２のゲート多結晶シ
リコン層、15……ゲートシリコン窒化膜、23……トンネ
ルゲートシリコン酸化膜、Ｌ……照射光。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) G01R 31/28 G01R 31/26 G11C 29/00 H01L 21/66
Claims (2)
- 【請求項１】半導体基板上に形成された電荷注入型の被
試験絶縁ゲート電界効果トランジスタに所定量の電荷を
注入する電荷注入ステップと、この電荷注入ステップで
前記所定量の電荷を注入された前記被試験絶縁ゲート電
界効果トランジスタのしきい値電圧（ＶTMS）を測定す
る第１のVT測定ステップと、前記被試験絶縁ゲート電界
効果トランジスタに特定波長を有する光を所定時間照射
する励起ステップと、この励起ステップを終了した前記
被試験絶縁ゲート電界効果トランジスタのしきい値電圧
（ＶTME）を測定する第２のVT測定ステップと、この第
２のVT測定ステップで測定された前記ＶTMEと予め定め
られた規準しきい値電圧（ＶTMR）とを比較しＶTMEがＶ
TMRよりも小さいものを異常と判定する比較判定ステッ
プとを含むことを特徴とする半導体記憶装置の試験方
法。 - 【請求項２】前記励起ステップが、前記被試験絶縁ゲー
ト電界効果トランジスタに300nm〜500nmの波長を有する
光を所定時間照射するステップである請求項１記載の半
導体記憶装置の試験方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245010A JP2767828B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置の試験方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245010A JP2767828B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置の試験方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0291582A JPH0291582A (ja) | 1990-03-30 |
| JP2767828B2 true JP2767828B2 (ja) | 1998-06-18 |
Family
ID=17127234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245010A Expired - Lifetime JP2767828B2 (ja) | 1988-09-28 | 1988-09-28 | 半導体記憶装置の試験方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2767828B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5592422A (en) * | 1995-06-07 | 1997-01-07 | Sgs-Thomson Microelectronics, Inc. | Reduced pin count stress test circuit for integrated memory devices and method therefor |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61158700U (ja) * | 1985-03-25 | 1986-10-01 |
-
1988
- 1988-09-28 JP JP63245010A patent/JP2767828B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0291582A (ja) | 1990-03-30 |
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