JP2740969B2 - Semiconductor mounting substrate - Google Patents
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は、半導体素子が電気的に接続されるリードフ
レームを有し、半導体素子が搭載されることによって半
導体搭載装置となる半導体搭載用基板に関する。Description: BACKGROUND OF THE INVENTION (Industrial application field) The present invention has a lead frame to which a semiconductor element is electrically connected, and a semiconductor mounting substrate which becomes a semiconductor mounting device when the semiconductor element is mounted. About.
（従来の技術） 従来、この種の半導体搭載用基板としては、第５図に
示すようなものが広く知られている。この半導体搭載用
基板（110）は、基本的にはリードフレーム（111）のみ
からなり、リードフレーム（111）のアイランド部（11
6）半導体素子（20）をハンダ（21）によりダイボンデ
ィングし、半導体素子（20）のコンタクト端子とリード
フレーム（111）インナーリード部（112）をワイヤーボ
ンディングした後、アウターリード部（117）除いた全
体をトランスファーモールドすることによって、半導体
搭載装置（100）するようになっている。(Prior Art) Conventionally, as a semiconductor mounting substrate of this type, a substrate as shown in FIG. 5 is widely known. The semiconductor mounting substrate (110) basically consists of only the lead frame (111), and the island portion (11) of the lead frame (111).
6) The semiconductor element (20) is die-bonded with solder (21), and the contact terminals of the semiconductor element (20) are wire-bonded to the lead frame (111) inner lead section (112), and then the outer lead section (117) is removed. The whole is transfer-molded so as to be a semiconductor mounting device (100).
（発明が解決しようとする課題） 近年、この種の半導体搭載用基板（110）にあって
は、高速動作の半導体素子（20）（以下、高速素子（2
0）と略す）を搭載可能にすること、及びこれに伴って
リード（入出力ピン）の数を増加させること（多ピン
化）が強く望まれている。(Problems to be Solved by the Invention) In recent years, in this type of semiconductor mounting substrate (110), a high-speed semiconductor device (20) (hereinafter referred to as a high-speed device (2)
(Abbreviated as 0)) and increasing the number of leads (input / output pins) (increase in number of pins) are strongly desired.
この種の半導体搭載用基板（110）に高速素子（20）
を搭載して半導体搭載装置（100）とし、マザーボード
等に実装する場合には、同じマザーボード等に実装され
ている他の半導体搭載装置等の高速動作の妨げにならな
いよう、インピーダンスを所定の値（例えばECL素子を
搭載する場合には50Ω）に合わせる必要がある。しかし
ながら、従来の半導体搭載用基板（110）にあっては、
リードの幅、絶縁層（113）の厚み、及び絶縁層（113）
の誘電率等を調整することによっても、インピーダンス
を所定の値に合わせるのは不可能であり、またノイズを
抑え難かった。なぜなら、従来の半導体搭載用基板（11
0）は、インナーリード部（112）がストリップ線路或い
はマイクロストリップ線路とはなり得ず、浮遊インダン
クタンスが大きくなってしまうからである。また、ECL
素子等の高速素子（20）はいくつかのレベルの電源が必
要であり、このような高速素子（20）を搭載する場合に
は、電源のリンキングをなくすために多くの電源用のリ
ードを増さなければならず、リードの数が増加するに伴
って外形サイズが大きくなり、その結果インナーリード
が長くなって、浮遊インダクタンスが大きくなってしま
うからである。High-speed devices (20) on this type of semiconductor mounting substrate (110)
When mounted on a motherboard or the like as a semiconductor mounted device (100), the impedance is set to a predetermined value (so as not to hinder high-speed operation of other semiconductor mounted devices mounted on the same motherboard or the like. For example, if an ECL element is mounted, it must be adjusted to 50Ω). However, in the conventional semiconductor mounting substrate (110),
Lead width, thickness of insulating layer (113), and insulating layer (113)
It is impossible to adjust the impedance to a predetermined value by adjusting the dielectric constant or the like, and it is difficult to suppress noise. This is because the conventional semiconductor mounting substrate (11
The reason 0) is that the inner lead portion (112) cannot be a strip line or a microstrip line, and the floating inductance becomes large. Also, ECL
A high-speed device (20) such as a device requires several levels of power supply, and when such a high-speed device (20) is mounted, many power supply leads are added to eliminate power supply linking. This is because the outer size increases as the number of leads increases, and as a result, the inner leads become longer and the stray inductance increases.
さらに、ECL素子やGaAs素子等の高速素子（20）を搭
載する場合には、このような高速素子（20）は作動速度
が速い反面、消費電力が大きく、発熱し易いため、放熱
性を充分高めておく必要があるが、従来の半導体搭載用
基板（110）にあっては放熱性が不十分であった。Furthermore, when a high-speed element (20) such as an ECL element or a GaAs element is mounted, such a high-speed element (20) has a high operation speed, but consumes a large amount of power and easily generates heat. Although it is necessary to increase it, the heat dissipation of the conventional semiconductor mounting substrate (110) is insufficient.
また、高速素子（20）は外来ノイズの影響を受け易い
ため、確実にシールドする必要があるが、従来の半導体
搭載用基板（110）にあっては、搭載された高速素子（2
0）を確実にシールドすることができなかった。In addition, the high-speed element (20) is susceptible to external noise and must be securely shielded. However, in the conventional semiconductor mounting substrate (110), the mounted high-speed element (2)
0) could not be reliably shielded.
従って、従来の半導体搭載用基板（110）にあって
は、多ピンの高速素子（20）を搭載し、高密度な半導体
搭載装置（100）とすることがほとんど不可能であっ
た。Therefore, in the conventional semiconductor mounting substrate (110), it is almost impossible to mount a high-speed element (20) having a large number of pins to form a high-density semiconductor mounting device (100).
（課題を解決するための手段） 以上のような課題を解決するために、本発明の採った
手段は、第１図〜第４図に示すように、 『半導体素子（20）が搭載されるリードフレーム（1
1）のインナーリード部（12）の表面及び裏面に絶縁層
（13）を形成し、この絶縁層（13）の表面の略全面に、
前記インナーリード部（12）がストリップ線路となるよ
うインピーダンス調整用のベタパターン（14）を形成す
るとともに、このインピーダンス調整用のベタパターン
（14）と前記リードフレーム（11）とを前記絶縁層（1
3）を通して形成したスルーホール（15）を介して電気
的に接続したことを特徴とする半導体搭載用基板（1
0）』 である。(Means for Solving the Problems) In order to solve the problems as described above, the means adopted by the present invention is as shown in FIG. 1 to FIG. Lead frame (1
An insulating layer (13) is formed on the front surface and the back surface of the inner lead portion (12) of 1), and substantially the entire surface of the insulating layer (13) is
A solid pattern (14) for impedance adjustment is formed so that the inner lead portion (12) becomes a strip line, and the solid pattern (14) for impedance adjustment and the lead frame (11) are connected to the insulating layer ( 1
A semiconductor mounting substrate (1) electrically connected through a through hole (15) formed through (3).
0)].
本発明に係る半導体搭載用基板（10）にあっては、リ
ードフレーム（11）の材質、形状等は特に限定されな
い。しかしながら、リード幅を一定にしておけば、特に
インピーダンスの理論計算を容易にすることができる。In the semiconductor mounting substrate (10) according to the present invention, the material, shape, and the like of the lead frame (11) are not particularly limited. However, if the lead width is kept constant, the theoretical calculation of the impedance can be particularly facilitated.
また、絶縁層（13）の材質、形状等にあっても特に限
定されず、ガラスエポキシ、ポリアミド、アルミナ、ポ
リフェニレンサルファイド等のいわゆる半導体素子用の
材料として一般的に用いられるものによって所望の形状
に形成すればよい。Also, the material and shape of the insulating layer (13) are not particularly limited, and a desired shape may be formed by a material generally used as a material for a semiconductor element such as glass epoxy, polyamide, alumina, and polyphenylene sulfide. It may be formed.
さらに、インピーダンス調整用のベタパターン（14）
（以下、ベタパターン（14）と略す）の材質、形状等に
あっても特に限定されず、この半導体搭載用基板（10）
を多層構造とする場合には、ベタパターン（14）は必ず
しも最表層に形成しなくてもよく、内層に形成してもよ
い。また、ベタパターン（14）は、分割してグランドや
数種の電源として利用してもよく、必要に応じてベタパ
ターン（14）を利用したグランド−電源間にコンデンサ
を搭載してもよい。さらに、ベタパターン（14）の材質
は、例えば絶縁層（13）がアルミナによって形成されて
いる場合には42アロイとする等、絶縁層（13）と熱膨張
率を合わせるようにするのが好ましく、必要に応じて80
Ni/20Feのようなパーマロイによって形成し、磁気シー
ルド性を持たせてもよい。Furthermore, solid pattern for impedance adjustment (14)
The material and shape of the solid pattern (hereinafter abbreviated as solid pattern (14)) are not particularly limited.
When the is a multilayer structure, the solid pattern (14) does not necessarily have to be formed on the outermost layer and may be formed on the inner layer. Further, the solid pattern (14) may be divided and used as ground or several types of power sources, and a capacitor may be mounted between the ground and the power source using the solid pattern (14) as necessary. Further, it is preferable that the material of the solid pattern (14) has the same thermal expansion coefficient as that of the insulating layer (13), such as 42 alloy when the insulating layer (13) is formed of alumina. 80 as needed
It may be made of permalloy such as Ni / 20Fe to have a magnetic shielding property.
また、スルーホール（15）は貫通でも非貫通でもよ
く、リードフレーム（11）との電気的接続は、メッキで
も導電性ペーストでもよい。The through hole (15) may be penetrated or non-penetrated, and the electrical connection to the lead frame (11) may be plating or conductive paste.
さらに、搭載した半導体素子（20）との接続は、ベタ
パターン（14）を利用したグランドや電源にボンディン
グワイヤ（22）を直接接続するようにしてもよい。Further, the connection with the mounted semiconductor element (20) may be made by directly connecting the bonding wire (22) to the ground or power supply using the solid pattern (14).
（発明の作用） 本発明が上述のような手段を採ることにより、以下に
示すような作用がある。(Operation of the Invention) The present invention employs the above-described means to provide the following operation.
半導体素子（20）が搭載されるリードフレーム（11）
のインナーリード部（12）の表面及び裏面に絶縁層（1
3）を形成し、この絶縁層（13）の表面の略全面に、イ
ンナーリード部（12）がストリップ線路となるようベタ
パターン（14）を形成するとともに、このベタパターン
（14）とリードフレーム（11）とを絶縁層（13）を通し
て形成したスルーホール（15）を介して電気的に接続し
たことにより、多ピンの高速素子（20）を搭載して半導
体搭載装置（１）とした場合であっても、浮遊インダク
タンスを小さく抑え、全体のインピーダンスをコントロ
ールすることができるようになっている。また、ノイズ
の発生を抑制することができるようになっている。Lead frame (11) on which semiconductor element (20) is mounted
Insulating layer (1) on the front and back of inner lead (12)
3), a solid pattern (14) is formed on substantially the entire surface of the insulating layer (13) so that the inner lead portion (12) becomes a strip line, and the solid pattern (14) and the lead frame are formed. (11) is electrically connected via a through hole (15) formed through an insulating layer (13), so that a multi-pin high-speed element (20) is mounted to form a semiconductor mounting device (1). However, the stray inductance can be suppressed to be small, and the overall impedance can be controlled. Further, generation of noise can be suppressed.
また、ベタパターン（14）が放熱部材としても作用
し、高速素子（20）から発せられる熱を効率良く放熱す
ることができるようになっている。（特に、高速素子の
裏面側に凹部を形成すればより効果的である。） さらに、ベタパターン（14）がシールド壁としても作
用し、外部からのノイズの侵入を阻止するとともに、外
部へのノイズの放出を阻止することができ、高速素子
（20）を確実にシールドすることができるようになって
いる。The solid pattern (14) also functions as a heat radiating member, so that heat generated from the high-speed element (20) can be efficiently radiated. (Especially, it is more effective if a concave portion is formed on the back side of the high-speed element.) Further, the solid pattern (14) also functions as a shield wall to prevent the intrusion of noise from the outside and to prevent the noise from entering the outside. The emission of noise can be prevented, and the high-speed element (20) can be reliably shielded.
また、ベタパターン（14）は分割してグランドや数種
のレベルの電源として利用することができ、ピン数を減
少させ、ノイズの影響を受け難いコンパクトな半導体搭
載用基板（10）、ひいては半導体搭載装置（１）とする
ことができるようになっている。In addition, the solid pattern (14) can be divided and used as a ground or a power supply of several levels, which reduces the number of pins and is less likely to be affected by noise. The mounting device (1) can be used.
さらに、半導体素子（20）の裏面側に分割されないベ
タパターン（14）を形成すれば、封止性が向上し、信頼
性が向上するようになっている。Furthermore, if an undivided solid pattern (14) is formed on the back surface side of the semiconductor element (20), the sealing property is improved and the reliability is improved.
また、ベタパターン（14）とリードフレーム（11）と
の接続がスルーホール（15）を介してなされるため、ボ
ンディングワイヤによって接続した場合に比し、電気容
量を大きく、表面積を増すことができ、放熱性が向上す
るようになっている。In addition, since the connection between the solid pattern (14) and the lead frame (11) is made through the through hole (15), the electric capacity can be increased and the surface area can be increased as compared with the case where the connection is made by a bonding wire. The heat radiation is improved.
さらに、絶縁層（13）が構造材としても作用するた
め、必ずしもトランスファーモールドしなくてよいよう
になっている。Further, since the insulating layer (13) also functions as a structural material, transfer molding is not necessarily required.
（実施例） 以下、図面に示す実施例に従って本発明を詳細に説明
する。(Examples) Hereinafter, the present invention will be described in detail according to examples shown in the drawings.
実施例１ まず、銅からなる金属板にエッチング加工を施すこと
により、所望形状のリードフレーム（11）を形成し、こ
のリードフレーム（11）のインナーリード部（12）の表
面及び裏面に、ガラストリアジンからなる絶縁層（13）
を形成した。Example 1 First, a lead frame (11) having a desired shape was formed by etching a metal plate made of copper, and the front and back surfaces of an inner lead portion (12) of the lead frame (11) were coated with glass. Triazine insulating layer (13)
Was formed.
次に、絶縁層（13）及びインナーリード部（12）を貫
通する貫通孔を形成した後、絶縁層（13）の表面の略全
面に、インナーリード部（12）がストリップ線路となる
よう、銅メッキによりベタパターン（14）を形成すると
ともに、このベタパターン（14）とリードフレーム（1
1）とを電気的に接続するスルーホール（15）を形成
し、本発明に係る第１図及び第２図に示すような半導体
搭載用基板（10）を得た。Next, after forming a through hole penetrating the insulating layer (13) and the inner lead portion (12), the inner lead portion (12) becomes a strip line over substantially the entire surface of the insulating layer (13). A solid pattern (14) is formed by copper plating, and the solid pattern (14) and the lead frame (1) are formed.
A through-hole (15) for electrically connecting the substrate to (1) was formed to obtain a semiconductor mounting substrate (10) as shown in FIGS. 1 and 2 according to the present invention.
この半導体搭載用基板（10）のリードフレーム（11）
のアイランド部（16）にECL素子（20）をハンダ（21）
によりダイボンディングし、ECL素子（20）のコンタク
ト端子とリードフレーム（11）のインナーリード部（1
2）とをワイヤーボンディングした。そして、リードフ
レーム（11）のアウターリード部（17）を除いて全体を
トランスファーモールドし、半導体搭載装置（１）を得
た。得られた半導体搭載装置（１）のインピーダンスは
50Ωに設定することができた。Lead frame (11) of this semiconductor mounting substrate (10)
Solder (21) ECL element (20) on island (16)
Die-bonding with the contact terminals of the ECL element (20) and the inner leads (1) of the lead frame (11)
2) and wire bonding. Then, the whole of the lead frame (11) except for the outer lead portion (17) was transfer-molded to obtain a semiconductor mounting device (1). The impedance of the obtained semiconductor mounting device (1) is
It could be set to 50Ω.
このようにして得られた半導体搭載装置（１）は、従
来のものに比し、放熱性、シールド性、及び封止性が優
れたものとなった。The semiconductor mounting device (1) thus obtained has better heat dissipation, shielding and sealing properties than the conventional device.
本実施例にあっては、半導体素子（20）をリードフレ
ーム（11）のアイランド部（16）にハンダ（21）により
ダイボンディングし、半導体素子（20）のコンタクト端
子とリードフレーム（11）のインナーリード部（12）と
をワイヤーボンディングするようになっているため、既
存の製造ラインを使って半導体搭載装置（１）の組み立
て作業を行うことができる。In this embodiment, the semiconductor element (20) is die-bonded to the island portion (16) of the lead frame (11) by solder (21), and the contact terminal of the semiconductor element (20) and the lead frame (11) are connected. Since the inner lead portion (12) is wire-bonded, the semiconductor mounting device (1) can be assembled using an existing production line.
なお、第２図においてリードは各辺に５ピンしか図示
されていないが、実際は各辺に0.5mmピッチで36ピンが
形成されており、全体で144ピンが形成されている。Although only five pins are shown on each side of the lead in FIG. 2, 36 pins are actually formed on each side at a pitch of 0.5 mm, and 144 pins are formed as a whole.
実施例２ まず、銅からなる金属板にエッチング加工を施すこと
により、各辺0.5mmピッチで36ピンを有し、全体で144ピ
ンを有する所望形状のリードフレーム（11）を形成し
た。Example 2 First, a lead frame (11) having a desired shape having 36 pins at 0.5 mm pitch on each side and 144 pins in total was formed by etching a metal plate made of copper.
次に、リードフレーム（11）のインナーリード部（1
2）の表面及び裏面に、ポリフェニレンサルファイドか
らなる絶縁層（13）を射出成形した。なお、裏面側の絶
縁層（13）には凹部を形成した。Next, the inner lead part (1
An insulating layer (13) made of polyphenylene sulfide was injection-molded on the front and back surfaces of 2). Note that a concave portion was formed in the insulating layer (13) on the back surface side.
次に、表面側の絶縁層（13）に、底部がリードフレー
ム（11）に達する接続穴を形成した後、絶縁層（13）の
表面の略全面に、インナーリード部（12）がストリップ
線路となるよう、銅メッキによりベタパターン（14）を
形成した。また、接続穴に銀ペーストを充填することに
より、ベタパターン（14）とリードフレーム（11）とを
電気的に接続するブラインドスルーホール（15）を形成
し、ベタパターン（14）のうちワイヤーボンディングが
なされる部分にはニッケル／金メッキを施し、本発明に
係る第３図に示すような半導体搭載用基板（10）を得
た。Next, after forming a connection hole whose bottom reaches the lead frame (11) in the insulating layer (13) on the front side, the inner lead portion (12) is provided with a strip line over almost the entire surface of the insulating layer (13). A solid pattern (14) was formed by copper plating so that By filling the connection holes with silver paste, blind through holes (15) for electrically connecting the solid pattern (14) and the lead frame (11) are formed, and the wire bonding of the solid pattern (14) is performed. The portion where the process is performed is plated with nickel / gold to obtain a semiconductor mounting substrate (10) as shown in FIG. 3 according to the present invention.
この半導体搭載用基板（10）のリードフレーム（11）
のアイランド部（16）にECL素子（20）をハンダ（21）
によりダイボンディングし、TTL素子（20）のコンタク
ト端子とリードフレーム（11）のアイランド部（16）或
いはベタパターン（14）とをワイヤーボンディングし
た。そして、表面側に搭載したTTL素子（20）及びボン
ディングワイヤ（22）を囲むレジンダムを形成し、レジ
ンダム内をポッティング封止し、アルミリッドで蓋をす
ることにより、半導体搭載装置（１）を得た。得られた
半導体搭載装置（１）のインピーダンスは75Ωに設定す
ることができた。Lead frame (11) of this semiconductor mounting substrate (10)
Solder (21) ECL element (20) on island (16)
And the contact terminal of the TTL element (20) was wire-bonded to the island portion (16) or the solid pattern (14) of the lead frame (11). Then, a resin dam surrounding the TTL element (20) and the bonding wire (22) mounted on the front surface side is formed, the inside of the resin dam is sealed by potting, and the lid is covered with an aluminum lid to obtain a semiconductor mounting device (1). Was. The impedance of the obtained semiconductor mounting device (1) could be set to 75Ω.
このようにして得られた半導体搭載装置（１）は、実
施例１のものに比し、さらに放熱性の優れたものとなっ
た。The semiconductor mounting device (1) thus obtained was more excellent in heat dissipation than that of Example 1.
実施例３ まず、42アロイからなる金属板にエッチング加工を施
すことにより、所望形状のリードフレーム（11）を形成
し、このリードフレーム（11）のインナーリード部（1
2）の表面及び裏面に、アルミナからなる絶縁層（13）
を形成した。Embodiment 3 First, a lead plate (11) having a desired shape is formed by etching a metal plate made of 42 alloy, and the inner lead portion (1) of the lead frame (11) is formed.
On the front and back surfaces of 2), an insulating layer made of alumina (13)
Was formed.
次に、絶縁層（13）及びインナーリード部（12）を貫
通する貫通孔を形成した後、絶縁層（13）の表面の略全
面に、インナーリード部（12）がストリップ線路となる
よう、銀パラジウムメッキによりベタパターン（14）を
形成するとともに、このベタパターン（14）とリードフ
レーム（11）とを電気的に接続するスルーホール（15）
を形成した。なお、表面側のベタパターン（14）は２分
割され、一方のベタパターン（14）を電源、もう一方の
ベタパターン（14）をグランドとして利用し、両者の間
にチップコンデンサを搭載し、本発明に係る第４図に示
すような半導体搭載用基板（10）を得た。Next, after forming a through hole penetrating the insulating layer (13) and the inner lead portion (12), the inner lead portion (12) becomes a strip line over substantially the entire surface of the insulating layer (13). A solid pattern (14) is formed by silver palladium plating, and a through hole (15) for electrically connecting the solid pattern (14) to the lead frame (11).
Was formed. The solid pattern (14) on the front side is divided into two parts. One solid pattern (14) is used as a power source and the other solid pattern (14) is used as a ground. A chip capacitor is mounted between the two. A semiconductor mounting substrate (10) as shown in FIG. 4 according to the present invention was obtained.
得られた半導体搭載用基板（10）は、TTL素子（50MH
z）を搭載するものであり、実施例１と同様に、このTTL
素子を搭載して半導体搭載装置（１）としたところ、イ
ンピーダンスは62.5Ωに設定することができた。The obtained semiconductor mounting substrate (10) is a TTL element (50MH)
z), and as in the first embodiment, this TTL
When the device was mounted on a semiconductor mounting device (1), the impedance could be set to 62.5Ω.
なお、第４図においてリードは各辺に５ピンしか図示
されていないが、実際は各辺に0.5mmピッチで52ピンが
形成されており、全体で208ピンが形成されている。Although only five pins are shown on each side of the lead in FIG. 4, actually, 52 pins are formed on each side at a pitch of 0.5 mm, and 208 pins are formed in total.
（発明の効果） 以上のように本発明に係る半導体素子搭載用基板にあ
っては、多ピンの高速素子を搭載して半導体搭載装置と
した場合であっても、浮遊インダクタンスを小さく抑
え、全体のインピーダンスをコントロールすることがで
きる。また、ノイズの発生を抑制することができる。(Effects of the Invention) As described above, in the semiconductor element mounting substrate according to the present invention, even when a high-speed element with a large number of pins is mounted on a semiconductor mounting device, stray inductance is suppressed to be small, and Can be controlled. Further, generation of noise can be suppressed.
また、ベタパターンが放熱部材としても作用し、高速
素子から発せられる熱を効率良く放熱することができ
る。（特に、高速素子の裏面側に凹部を形成すればより
効果的である。） さらに、ベタパターンがシールド壁としても作用し、
外部からのノイズの侵入を阻止するとともに、外部への
ノイズの放出を阻止することができ、高速素子を確実に
シールドすることができる。Further, the solid pattern also functions as a heat radiating member, so that heat generated from the high-speed element can be efficiently radiated. (Especially, it is more effective to form a concave portion on the back side of the high-speed element.) Further, the solid pattern also acts as a shield wall,
It is possible to prevent intrusion of noise from the outside and to prevent emission of noise to the outside, so that the high-speed element can be reliably shielded.
また、ベタパターンは分割してグランドや数種のレベ
ルの電源として利用することができ、ピン数を減少さ
せ、ノイズの影響を受け難いコンパクトな半導体搭載用
基板、ひいては半導体搭載装置とすることができる。In addition, the solid pattern can be divided and used as a ground or a power supply of several levels, reducing the number of pins and making it a compact semiconductor mounting board that is less susceptible to noise, and eventually a semiconductor mounting device. it can.
さらに、半導体素子の裏面側に分割されないベタパタ
ーンを形成すれば、封止性が向上し、信頼性が向上す
る。Furthermore, if an undivided solid pattern is formed on the back side of the semiconductor element, the sealing property is improved and the reliability is improved.
また、ベタパターンとリードフレームとの接続がスル
ーホールを介してなされるため、ボンディングワイヤに
よって接続した場合に比し、電気容量を大きく、表面積
を増すことができ、放熱性が向上する。In addition, since the connection between the solid pattern and the lead frame is made through the through hole, the electric capacity can be increased, the surface area can be increased, and the heat dissipation can be improved as compared with the case where the connection is made by using a bonding wire.
さらに、絶縁層が構造材としても作用するため、必ず
しもトランスファーモールドしなくてよい。Further, since the insulating layer also functions as a structural material, transfer molding does not always have to be performed.
第１図は本発明に係る半導体搭載用基板を用いた半導体
搭載装置を示す断面図、第２図は第１図の半導体搭載用
基板を示す平面図、第３図は本発明に係る別の半導体搭
載用基板を用いた半導体搭載装置を示す断面図、第４図
は本発明に係るさらに別の半導体搭載用基板を示す平面
図、第５図は従来の半導体搭載用基板を用いた半導体搭
載装置を示す断面図である。 符号の説明 10……半導体搭載用基板、11……リードフレーム、12…
…インナーリード部、13……絶縁層、14……ベタパター
ン、15……スルーホール、20……電子部品。FIG. 1 is a cross-sectional view showing a semiconductor mounting device using the semiconductor mounting substrate according to the present invention, FIG. 2 is a plan view showing the semiconductor mounting substrate of FIG. 1, and FIG. FIG. 4 is a cross-sectional view showing a semiconductor mounting device using a semiconductor mounting substrate, FIG. 4 is a plan view showing still another semiconductor mounting substrate according to the present invention, and FIG. 5 is a semiconductor mounting device using a conventional semiconductor mounting substrate. It is sectional drawing which shows an apparatus. Explanation of reference numerals 10 …… Semiconductor mounting board, 11 …… Lead frame, 12…
... inner lead part, 13 ... insulating layer, 14 ... solid pattern, 15 ... through hole, 20 ... electronic parts.
Claims (1)
インナーリード部の表面及び裏面に絶縁層を形成し、こ
の絶縁層の表面の略全面に、前記インナーリード部がス
トリップ線路となるようインピーダンス調整用のベタパ
ターンを形成するとともに、このインピーダンス調整用
のベタパターンと前記リードフレームとを前記絶縁層を
通して形成したスルーホールを介して電気的に接続した
ことを特徴とする半導体搭載用基板。An insulating layer is formed on the front and back surfaces of an inner lead portion of a lead frame on which a semiconductor element is mounted, and impedance adjustment is performed on substantially the entire surface of the insulating layer so that the inner lead portion becomes a strip line. A solid pattern for use in semiconductor mounting, wherein the solid pattern for impedance adjustment is electrically connected to the lead frame via through holes formed through the insulating layer.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25967789A JP2740969B2 (en) | 1989-10-04 | 1989-10-04 | Semiconductor mounting substrate |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25967789A JP2740969B2 (en) | 1989-10-04 | 1989-10-04 | Semiconductor mounting substrate |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03120851A JPH03120851A (en) | 1991-05-23 |
| JP2740969B2 true JP2740969B2 (en) | 1998-04-15 |
Family
ID=17337375
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25967789A Expired - Lifetime JP2740969B2 (en) | 1989-10-04 | 1989-10-04 | Semiconductor mounting substrate |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2740969B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003035230A1 (en) * | 2001-10-23 | 2003-05-01 | Ngk Insulators,Ltd. | Gas separator fixing structure and gas separating device using the same |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5406699A (en) * | 1992-09-18 | 1995-04-18 | Matsushita Electric Industrial Co., Ltd. | Method of manufacturing an electronics package |
| JP2972096B2 (en) * | 1994-11-25 | 1999-11-08 | シャープ株式会社 | Resin-sealed semiconductor device |
| US6075423A (en) * | 1997-11-26 | 2000-06-13 | Intel Corporation | Controlling signal trace characteristic impedance via a conductive epoxy layer |
| JP4675978B2 (en) * | 2008-01-23 | 2011-04-27 | 四国化成工業株式会社 | Deck material fixing bracket and deck material fixing method |
-
1989
- 1989-10-04 JP JP25967789A patent/JP2740969B2/en not_active Expired - Lifetime
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| WO2003035230A1 (en) * | 2001-10-23 | 2003-05-01 | Ngk Insulators,Ltd. | Gas separator fixing structure and gas separating device using the same |
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| Publication number | Publication date |
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| JPH03120851A (en) | 1991-05-23 |
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