JP2737470B2 - Method for manufacturing semiconductor device - Google Patents
Method for manufacturing semiconductor deviceInfo
- Publication number
- JP2737470B2 JP2737470B2 JP22671991A JP22671991A JP2737470B2 JP 2737470 B2 JP2737470 B2 JP 2737470B2 JP 22671991 A JP22671991 A JP 22671991A JP 22671991 A JP22671991 A JP 22671991A JP 2737470 B2 JP2737470 B2 JP 2737470B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- target
- titanium
- semiconductor device
- orientation ratio
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Physical Vapour Deposition (AREA)
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】[0001]
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にバリアメタルを介してシリコン基板に電極配
線を形成する方法に関する。The present invention relates to a method for manufacturing a semiconductor device, and more particularly to a method for forming an electrode wiring on a silicon substrate via a barrier metal.
【０００２】[0002]
【従来の技術】シリコン（Ｓｉ）基板上に不純物拡散工
程を経て形成された不純物拡散領域の各々およびシリコ
ン基板そのものにオーミック接続される電極配線を形成
する材料としては、アルミニウム（Ａｌ）やその合金が
主に用いられている。しかしながら、これら電極配線を
形する為にこれらの金属の膜をＳｉ基板上に直接に被着
すると、この被着工程や後工程の熱履歴によりＡｌとＳ
ｉとが反応してアロイスパイクやシリコンノジュールを
発生させる。又Ａｌやその合金の単層配線では、エレク
トロマイグレーションやストレスマイグレーションによ
る断線が深刻な問題となっている。コンタクト領域での
ＡｌとＳｉの反応を防止する為に、通常、電極配線形成
用の金属膜とシリコン基板との間にバリアメタル膜を形
成する手法が用いられている。バリアメタル膜を用いる
積層配線構造は、エレクトロマイグレーションやストレ
スマイグレーションによる断線を防止するのにも効果が
ある。2. Description of the Related Art Aluminum (Al) or an alloy thereof is used as a material for forming an electrode wiring which is ohmic-connected to each of impurity diffusion regions formed on a silicon (Si) substrate through an impurity diffusion step and the silicon substrate itself. Is mainly used. However, when these metal films are directly deposited on a Si substrate to form these electrode wirings, Al and S are deposited due to the thermal history of this deposition step and the subsequent steps.
i reacts to generate alloy spikes and silicon nodules. In addition, disconnection due to electromigration or stress migration is a serious problem in a single-layer wiring of Al or an alloy thereof. In order to prevent a reaction between Al and Si in the contact region, a method of forming a barrier metal film between a metal film for forming an electrode wiring and a silicon substrate is generally used. The stacked wiring structure using the barrier metal film is also effective in preventing disconnection due to electromigration or stress migration.
【０００３】従来、このバリアメタル膜を、電極を形成
するコンタクト領域にのみに形成する手法と、ストレス
マイグレーション耐性向上のために上記電極形成コンタ
クト領域だけでなく、その電極と接続する配線、すなわ
ち電極配線の下にも形成する手法とが用いられている
が、後者の手法が採用されることが多くなってきてい
る。この電極配線の下に形成されるバリアメタルとして
は、主にチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜が
用いられる。以下層間絶縁膜に設けられたコンタクト孔
内におけるＳｉ基板と電極配線との接続について説明す
る。Conventionally, this barrier metal film is formed only in a contact region where an electrode is formed, and not only the above-mentioned electrode formation contact region but also a wiring connected to the electrode, that is, an electrode for improving stress migration resistance. Although a method of forming the wiring under the wiring is used, the latter method is often adopted. As a barrier metal formed below the electrode wiring, a titanium (Ti) film and a titanium nitride (TiN) film are mainly used. Hereinafter, the connection between the Si substrate and the electrode wiring in the contact hole provided in the interlayer insulating film will be described.
【０００４】まず、所要の不純物拡散工程を経て所要の
拡散領域が形成されたＳｉ基板上に酸化シリコン膜等か
らなる層間絶縁膜を形成する。次でこの層間絶縁膜にコ
ンタクト孔を形成したのち、基板表面にチタン（Ｔｉ）
膜と窒化チタン（ＴｉＮ）膜とをバリアメタルとして順
次形成し、次で熱処理を行なう。次にアルミニウム（Ａ
ｌ）膜をそのバリアメタル層上に堆積したのち、この３
層の金属膜をパターニングし、３層構造の電極配線を形
成する。First, an interlayer insulating film made of a silicon oxide film or the like is formed on a Si substrate on which a required diffusion region has been formed through a required impurity diffusion step. Next, after a contact hole is formed in this interlayer insulating film, a titanium (Ti)
A film and a titanium nitride (TiN) film are sequentially formed as barrier metals, and then heat treatment is performed. Next, aluminum (A
1) After depositing a film on the barrier metal layer,
The metal film of the layer is patterned to form an electrode wiring having a three-layer structure.
【０００５】バリアメタルとしてのＴｉＮ膜は、一般に
Ｔｉをターゲット電極としＡｒ＋Ｎ2 混合ガスをスパッ
タリング雰囲気とする反応性スパッタリングで形成され
る。その後の熱処理は、Ｎ2 またはＮＨ3 中でのランプ
アニールにより行なわれる。この熱処理により上記コン
タクト孔部においては、Ｓｉ基板側からＴｉ膜がシリサ
イド化し、一方スパッタリング雰囲気側からＴｉＮ膜中
の未反応のＴｉ及びＴｉ膜が窒化される。従ってこれら
Ｔｉ膜及びＴｉＮ膜のバリア性が向上すると共に、コン
タクト抵抗が低くなる。この熱処理については、Ｈ．ジ
ョースイッヒ（Ｊｏｓｗｉｎｇ），Ｗ．パムラ（Ｐａｍ
ｌｅｒ）によりＪｕｎｅ１２−１３，１９９０ ＶＭＩ
Ｃカンファレンス（Ｃｏｎｆｅｒｅｎｃｅ）に報告され
ている。The TiN film as a barrier metal is generally formed by reactive sputtering using Ti as a target electrode and an Ar + N 2 mixed gas as a sputtering atmosphere. Subsequent heat treatment is performed by lamp annealing in N 2 or NH 3 . By this heat treatment, in the contact hole, the Ti film is silicided from the Si substrate side, and unreacted Ti and the Ti film in the TiN film are nitrided from the sputtering atmosphere side. Accordingly, the barrier properties of the Ti film and the TiN film are improved, and the contact resistance is reduced. This heat treatment is described in Joswing, W.C. Pamla (Pam
ler) June 12-13, 1990 VMI
Reported to the C Conference.
【０００６】[0006]
【発明が解決しようとする課題】しかしながら、上述し
た半導体装置の製造方法では、ＴｉＮ膜形成後のランプ
アニールによるＴｉＮの完全化の際、急速な加熱による
結晶化によりＴｉＮ膜の急激な収縮が起こり、ＴｉＮ膜
に無数の微細なクラックが入る場合がある。このため、
ＴｉＮ膜のバリア性が劣化してリーク電流が多くなり、
半導体装置の信頼性が低下するという欠点がある。However, in the above-described method of manufacturing a semiconductor device, when the TiN is completed by lamp annealing after the formation of the TiN film, the TiN film rapidly shrinks due to crystallization due to rapid heating. In some cases, countless fine cracks may be formed in the TiN film. For this reason,
The barrier property of the TiN film is deteriorated and the leakage current increases,
There is a disadvantage that the reliability of the semiconductor device is reduced.
【０００７】[0007]
【課題を解決するための手段】本発明は、シリコン基板
上に層間絶縁膜を形成したのちコンタクト孔を形成し、
次でチタン（Ｔｉ）膜と窒化チタン（ＴｉＮ）膜とを堆
積し、ランプアニールによる熱処理を加え、さらにアル
ミニウム（Ａｌ）膜を堆積したのちパターニングして３
層構造の電極配線を形成する半導体装置の製造方法にお
いて、前記窒化チタン膜を、（００１）面の配向率を７
０％以下にしたチタンターゲットを用いた反応性スパッ
タリング法により形成するものである。According to the present invention, a contact hole is formed after forming an interlayer insulating film on a silicon substrate,
Next, a titanium (Ti) film and a titanium nitride (TiN) film are deposited, heat treatment is performed by lamp annealing, and an aluminum (Al) film is further deposited and then patterned.
In the method for manufacturing a semiconductor device for forming an electrode wiring having a layered structure, the titanium nitride film is formed so that the orientation ratio of the (001) plane is 7
It is formed by a reactive sputtering method using a titanium target of 0% or less.
【０００８】[0008]
【実施例】次に本発明の実施例について図面を参照して
説明する。Next, an embodiment of the present invention will be described with reference to the drawings.
【０００９】本発明の第１の実施例を説明するための半
導体チップの断面図を示す図１を参照すると、まずシリ
コン基板１上にＳｉＯ2 やＰＳＧ等からなる層間絶縁膜
２を堆積したのちパターニングし、コンタクト孔７を形
成する。次に、このコンタクト孔７部のシリコン基板１
上に不純物を導入し、不純物拡散層３を形成する。次で
スパッタリング法によりＴｉ膜４を２０乃至８０ｎｍの
厚さに堆積する。これまでは従来の製造方法と同じであ
る。Referring to FIG. 1 showing a cross-sectional view of a semiconductor chip for explaining a first embodiment of the present invention, first, an interlayer insulating film 2 made of SiO 2 , PSG or the like is deposited on a silicon substrate 1. By patterning, a contact hole 7 is formed. Next, the silicon substrate 1 in the contact hole 7 is formed.
Impurities are introduced thereon to form impurity diffusion layers 3. Next, a Ti film 4 is deposited to a thickness of 20 to 80 nm by a sputtering method. Until now, it is the same as the conventional manufacturing method.
【００１０】次にＴｉターゲットを用いた反応性スパッ
タリング法によりＴｉＮ膜５を８０乃至１５０ｎｍの厚
さに堆積するが、この時使用するＴｉターゲットは、表
面にみられる配向のうち（００１）面が存在する割合、
すなわち、配向率を約５０％に制御してある。スパッタ
リング条件は、Ａｒ＋Ｎ2 混合ガス，全ガス圧４ｍｍＴ
ｏｒｒ，パワー６ｋＷ，基板温度２００℃である。次で
ランプアニールにより５００乃至９００℃，２０乃至６
０秒の熱処理を、Ｎ2 あるいはＮＨ3 などの窒化雰囲気
中で行なう。以下Ａｌ膜６を形成したのち、Ａｌ膜６，
ＴｉＮ膜５及びＴｉ膜４をパターニングし、３層構造の
電極配線を形成する。Next, a TiN film 5 is deposited to a thickness of 80 to 150 nm by a reactive sputtering method using a Ti target. The Ti target used at this time has a (001) plane in the orientation observed on the surface. Proportion present,
That is, the orientation ratio is controlled to about 50%. Sputtering conditions: Ar + N 2 mixed gas, total gas pressure 4 mmT
orr, power 6 kW, substrate temperature 200 ° C. Next, lamp annealing is performed at 500 to 900 ° C and 20 to 6
The heat treatment for 0 second is performed in a nitriding atmosphere such as N 2 or NH 3 . After forming the Al film 6, the Al film 6,
The TiN film 5 and the Ti film 4 are patterned to form a three-layer electrode wiring.
【００１１】次にＴｉターゲットの製造方法について、
図２及び図３を用いて説明する。Next, a method of manufacturing a Ti target will be described.
This will be described with reference to FIGS.
【００１２】まず、図２に示すように、通常のＴｉター
ゲット用バルク材８表面におけるＴｉ（００１）面の配
向性をＸ線回析法等により調査する。そして、例えば、
配向率の最も少い面を有するＴｉターゲット用板材９Ａ
としてｘ−ｙ軸に平行な面で、また配向率の最も多い面
を有するＴｉターゲット用板材９Ｂとしてｙ−ｚ軸に平
行な面でそれぞれ切り出す。次で図３に示すように、こ
れらの板材９Ａ，９Ｂを三角形状に加工し、（００１）
面の配向率が約５０％になるような割合で規則的に並
べ、正多角形のＴｉターゲット１０を構成する。First, as shown in FIG. 2, the orientation of the Ti (001) plane on the surface of a normal bulk material 8 for a Ti target is examined by an X-ray diffraction method or the like. And, for example,
Plate material 9A for Ti target having the least oriented surface
, And a plate parallel to the yz axis as the Ti target plate 9B having the surface with the highest orientation ratio. Next, as shown in FIG. 3, these plate materials 9A and 9B are processed into a triangular shape, and (001)
A regular polygonal Ti target 10 is formed by regularly arranging the faces so that the orientation ratio of the plane becomes about 50%.
【００１３】同様にして、（００１）面の配向率が２０
乃至９０％となるＴｉターゲットを数種類製造し、これ
らのＴｉターゲットを使用してＴｉＮ膜を形成し、半導
体装置を製造した。この製品について（００１）面配向
率と接合リーク不良率との関係を調べた結果を図４に示
す。Similarly, if the orientation ratio of the (001) plane is 20
Several types of Ti targets of up to 90% were manufactured, and a TiN film was formed using these Ti targets to manufacture a semiconductor device. FIG. 4 shows the result of examining the relationship between the (001) plane orientation ratio and the junction leak defect ratio for this product.
【００１４】図４から分るように、（００１）面の配向
率が７０％以上のＴｉターゲットを用いると、ＴｉＮ膜
４に生じる微細なクラックに起因する接合リーク不良が
増大する。従って、Ｔｉターゲットにおける（００１）
面の配向率は、７０％以下にする必要がある。As can be seen from FIG. 4, when a Ti target having a (001) plane orientation ratio of 70% or more is used, a junction leak defect due to a fine crack generated in the TiN film 4 increases. Therefore, (001) in the Ti target
The orientation ratio of the plane must be 70% or less.
【００１５】窒化雰囲気中のＴｉターゲットの表面は、
プラズマ中で雰囲気中のＮと反応してＴｉＮとなり、ス
パッタリング現象により飛散する。この時、Ｔｉターゲ
ット表面の（００１）配向率が高いと、ターゲット表面
からの飛散が多くなり、シリコン基板上でのＴｉＮ膜の
堆積速度が速くなる。Ｔｉターゲット表面の配向率を下
げると、ＴｉＮ膜の堆積速度が遅くなり、ＴｉＮ膜中に
雰囲気中の残留酸素が多く取り込まれる。酸素を多く含
んだＴｉＮ膜は、ランプアニールによる急激な熱処理を
受けても、膜の急激な収縮が緩和され微細クラックの発
生が抑制される。このためバリア性の劣化も少くなり、
接合リーク不良も少くなると考えられる。The surface of the Ti target in a nitriding atmosphere is
It reacts with N in the atmosphere in plasma to form TiN, which is scattered by a sputtering phenomenon. At this time, if the (001) orientation ratio of the Ti target surface is high, scattering from the target surface increases, and the deposition rate of the TiN film on the silicon substrate increases. When the orientation ratio of the surface of the Ti target is reduced, the deposition rate of the TiN film is reduced, and a large amount of residual oxygen in the atmosphere is taken into the TiN film. Even if the TiN film containing a large amount of oxygen is subjected to a rapid heat treatment by lamp annealing, the rapid shrinkage of the film is alleviated and the generation of fine cracks is suppressed. For this reason, the deterioration of the barrier property is reduced,
It is considered that the junction leak failure is reduced.
【００１６】尚、第１の実施例では、（００１）面の配
向率を調べてからＴｉターゲット用板材の切り出しを行
ったが、Ｔｉターゲット用バルク材を３方向以上の面よ
り切り出して規則的に並べることにより、（００１）面
の配向率が７０％以下のＴｉターゲットを作ることがで
きる。またＴｉターゲットの形状は、図３に示した８角
形に限定されるものではなく、他の多角形または円形で
あってもよい。In the first embodiment, the plate material for the Ti target was cut out after examining the orientation ratio of the (001) plane. However, the bulk material for the Ti target was cut out from the surface in three or more directions and regularly cut. In this case, a Ti target having a (001) plane orientation ratio of 70% or less can be produced. The shape of the Ti target is not limited to the octagon shown in FIG. 3, but may be another polygon or a circle.
【００１７】次に第２の実施例について説明する。（０
０１）面の配向率が７０％以下のＴｉターゲットを用い
てＴｉＮ膜を形成する工程は第１の実施例と同じである
が、この第２の実施例では、焼鈍処理によりＴｉターゲ
ットの配向率を７０％以下にするものである。Next, a second embodiment will be described. (0
The process of forming a TiN film using a Ti target having an orientation ratio of 70% or less on the (01) plane is the same as that of the first embodiment. However, in the second embodiment, the orientation ratio of the Ti target is reduced by annealing. Is set to 70% or less.
【００１８】Ｔｉターゲットは、バルク状態のＴｉ材を
切削し、所望の形状に加工して作られる。この時、加工
硬化による加工性の悪化を改善するために、６００乃至
１６００℃の温度で焼鈍される。この焼鈍処理によりＴ
ｉ材中のＴｉは再結晶するが、温度が高く処理時間が長
い程グレインが成長し、Ｔｉターゲット表面は（００
１）面の配向率が高くなる。従って、焼鈍処理されたバ
ルク材の表面をそのままＴｉターゲットの表面として用
いると、（００１）面の配向率が７０％を越えるものが
生じ、半導体装置の接合リーク不良率を高めることにな
る。The Ti target is produced by cutting a bulk Ti material and processing it into a desired shape. At this time, annealing is performed at a temperature of 600 to 1600 ° C. in order to improve deterioration of workability due to work hardening. By this annealing treatment, T
The Ti in the i-material recrystallizes, but the grains grow as the temperature is higher and the processing time is longer, and the Ti target surface is (00
1) The orientation ratio of the plane increases. Therefore, if the surface of the annealed bulk material is used as it is as the surface of the Ti target, a (001) plane orientation ratio exceeding 70% occurs, and the junction leak failure rate of the semiconductor device is increased.
【００１９】本第２の実施例におけるＴｉターゲット
は、加工硬化による加工性を損うことなく、かつ（００
１）面の配向率を７０％以下にするために、バルク材を
１０００乃至１６００℃，５乃至３０分間の条件で焼鈍
処理して作成した。例えば、１１００℃１０分間で焼鈍
したＴｉバルク材の表面の（００１）面の配向率は、３
０乃至４０％であった。The Ti target in the second embodiment can be used without impairing workability due to work hardening and (00
1) In order to reduce the orientation ratio of the surface to 70% or less, the bulk material was prepared by annealing at 1000 to 1600 ° C. for 5 to 30 minutes. For example, the orientation ratio of the (001) plane of the surface of the Ti bulk material annealed at 1100 ° C. for 10 minutes is 3
It was 0 to 40%.
【００２０】このように焼鈍処理によって（００１）面
の配向率を７０％以下としたＴｉターゲットを用いてＴ
ｉＮ膜を形成し、半導体装置を製造した場合でも、接合
リーク不良率は第１の実施例の場合と同様に小さい値と
なり、半導体装置の信頼性を向上させることができた。As described above, by using a Ti target whose orientation ratio of the (001) plane is reduced to 70% or less by annealing, T
Even when the semiconductor device was manufactured by forming the iN film, the junction leak failure rate was a small value as in the case of the first embodiment, and the reliability of the semiconductor device could be improved.
【００２１】[0021]
【発明の効果】以上説明したように本発明は、ＴｉＮ膜
の形成をＴｉ（００１）面の配向率を７０％以下とした
Ｔｉターゲットを用いた反応性スパッタリング法により
行なっている。反応性スパッタリング法により形成した
ＴｉＮ膜は、使用されるＴｉターゲットのＴｉ（００
１）面の配向率が低いと、次工程のランプアニールによ
る熱処理でＴｉＮ膜に微細クラックが入りにくく、バリ
ア性が劣化しにくい。この結果、接合リーク不良の発生
が低く、信頼性の向上した半導体装置が得られる。As described above, in the present invention, a TiN film is formed by a reactive sputtering method using a Ti target having a Ti (001) plane orientation ratio of 70% or less. The TiN film formed by the reactive sputtering method has a Ti (00
1) If the orientation ratio of the plane is low, fine cracks are less likely to be formed in the TiN film by heat treatment by lamp annealing in the next step, and barrier properties are not easily deteriorated. As a result, a semiconductor device in which the occurrence of junction leak failure is low and reliability is improved can be obtained.
【図１】本発明の第１の実施例を説明するための半導体
チップの断面図である。FIG. 1 is a cross-sectional view of a semiconductor chip for explaining a first embodiment of the present invention.
【図２】第１の実施例に使用するＴｉターゲット用板材
の切り出し方法を説明するためのバルク材の斜視図であ
る。FIG. 2 is a perspective view of a bulk material for explaining a method of cutting out a plate material for a Ti target used in the first embodiment.
【図３】第１の実施例に使用するＴｉターゲットの構成
を示す図である。FIG. 3 is a diagram showing a configuration of a Ti target used in the first embodiment.
【図４】Ｔｉターゲットの（００１）面の配向率と接合
リーク不良発生率との関係を示す図である。FIG. 4 is a diagram showing the relationship between the orientation ratio of the (001) plane of a Ti target and the incidence of junction leak failure.
１ シリコン基板 ２ 層間絶縁膜 ３ 不純物拡散層 ４ Ｔｉ膜 ５ ＴｉＮ膜 ６ Ａｌ膜 ７ コンタクト孔 ８ Ｔｉターゲット用バルク材 ９Ａ，９Ｂ Ｔｉターゲット用板材 １０ Ｔｉターゲット Reference Signs List 1 silicon substrate 2 interlayer insulating film 3 impurity diffusion layer 4 Ti film 5 TiN film 6 Al film 7 contact hole 8 bulk material for Ti target 9A, 9B plate material for Ti target 10 Ti target
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/768 Ｈ０１Ｌ 21/88 Ｒ ──────────────────────────────────────────────────の Continued on the front page (51) Int.Cl. 6 Identification code FI H01L 21/768 H01L 21/88 R
Claims (5)
のちコンタクト孔を形成し、次でチタン（Ｔｉ）膜と窒
化チタン（ＴｉＮ）膜とを堆積し、ランプアニールによ
る熱処理を加え、さらにアルミニウム（Ａｌ）膜を堆積
したのちパターニングして３層構造の電極配線を形成す
る半導体装置の製造方法において、前記窒化チタン膜
を、（００１）面の配向率を７０％以下にしたチタンタ
ーゲットを用いた反応性スパッタリング法により形成す
ることを特徴とする半導体装置の製造方法。After forming an interlayer insulating film on a silicon substrate, a contact hole is formed, then a titanium (Ti) film and a titanium nitride (TiN) film are deposited, heat treatment by lamp annealing is performed, and aluminum is further formed. In the method of manufacturing a semiconductor device in which an (Al) film is deposited and then patterned to form an electrode wiring having a three-layer structure, the titanium nitride film is formed by using a titanium target having a (001) plane orientation ratio of 70% or less. A method for manufacturing a semiconductor device, wherein the semiconductor device is formed by a reactive sputtering method.
の配向率の高いチタン板と配向率の低いチタン板との組
合せにより構成されている請求項１記載の半導体装置の
製造方法。2. The method of manufacturing a semiconductor device according to claim 1, wherein the titanium target is constituted by a combination of a titanium plate having a high (001) orientation and a titanium plate having a low orientation.
板は、三角形状に形成されている請求項２記載の半導体
装置の製造方法。3. The method according to claim 2, wherein the titanium plate constituting the titanium target is formed in a triangular shape.
成されている請求項１記載の半導体装置の製造方法。4. The method according to claim 1, wherein the titanium target is formed in a polygonal shape.
たものである請求項１記載の半導体装置の製造方法。5. The method according to claim 1, wherein the titanium target has been subjected to an annealing treatment.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22671991A JP2737470B2 (en) | 1990-10-09 | 1991-09-06 | Method for manufacturing semiconductor device |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27104290 | 1990-10-09 | ||
| JP2-271042 | 1990-10-09 | ||
| JP22671991A JP2737470B2 (en) | 1990-10-09 | 1991-09-06 | Method for manufacturing semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0513368A JPH0513368A (en) | 1993-01-22 |
| JP2737470B2 true JP2737470B2 (en) | 1998-04-08 |
Family
ID=26527321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22671991A Expired - Fee Related JP2737470B2 (en) | 1990-10-09 | 1991-09-06 | Method for manufacturing semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2737470B2 (en) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3280803B2 (en) * | 1994-08-18 | 2002-05-13 | 沖電気工業株式会社 | Semiconductor device and manufacturing method thereof |
| JP2689931B2 (en) * | 1994-12-29 | 1997-12-10 | 日本電気株式会社 | Sputtering method |
| JP2984783B2 (en) * | 1995-03-13 | 1999-11-29 | 株式会社住友シチックス尼崎 | Titanium target for sputtering and method for producing the same |
-
1991
- 1991-09-06 JP JP22671991A patent/JP2737470B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0513368A (en) | 1993-01-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR950009278B1 (en) | Fabricating method of semiconductor device | |
| US5920122A (en) | Contact structure using barrier metal and method of manufacturing the same | |
| US4937652A (en) | Semiconductor device and method of manufacturing the same | |
| US5668411A (en) | Diffusion barrier trilayer for minimizing reaction between metallization layers of integrated circuits | |
| JP2537413B2 (en) | Semiconductor device and manufacturing method thereof | |
| JP3422055B2 (en) | Electrode wiring of semiconductor device | |
| US20070032075A1 (en) | Deposition method for wiring thin film | |
| US6077782A (en) | Method to improve the texture of aluminum metallization | |
| JP2737470B2 (en) | Method for manufacturing semiconductor device | |
| JP3109091B2 (en) | Method for manufacturing semiconductor device | |
| KR900000442B1 (en) | Aluminium alloy of semiconductor device | |
| JPH0799193A (en) | Manufacture of semiconductor device | |
| JPH0479330A (en) | Method of forming laminated wiring | |
| JP2785482B2 (en) | Method for manufacturing semiconductor device | |
| JPH05291560A (en) | Barrier metal of semiconductor device | |
| JPH02235372A (en) | Semiconductor device and its manufacture | |
| JPS63150943A (en) | Manufacture of semiconductor device | |
| JPH0831826A (en) | Forming interconnection layer | |
| JP2711530B2 (en) | Method for forming metal wiring of semiconductor device | |
| JPH0334548A (en) | Semiconductor device and manufacture thereof | |
| KR100872712B1 (en) | Semiconductor device and Method for manufacturing thereof | |
| JPH0410572A (en) | Semiconductor integrated circuit device and manufacture thereof | |
| JPH0964039A (en) | Wiring forming method | |
| JPH05175346A (en) | Wiring and its forming method | |
| JPH01222462A (en) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19971209 |
|
| LAPS | Cancellation because of no payment of annual fees |