JP2733251B2 - Synchronous programmable counter - Google Patents
Synchronous programmable counterInfo
- Publication number
- JP2733251B2 JP2733251B2 JP63163847A JP16384788A JP2733251B2 JP 2733251 B2 JP2733251 B2 JP 2733251B2 JP 63163847 A JP63163847 A JP 63163847A JP 16384788 A JP16384788 A JP 16384788A JP 2733251 B2 JP2733251 B2 JP 2733251B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- terminal
- data
- flip
- level
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Description
【発明の詳細な説明】 「産業上の利用分野」 この発明は、高速のＮビットカウンタを構成するため
に使用して好適な同期式プログラマブルカウンタに関す
る。The present invention relates to a synchronous programmable counter suitable for use in constructing a high-speed N-bit counter.
「従来の技術」 第２図は、６ビットの同期式プログラマブルカウンタ
を示すものである。FIG. 2 shows a 6-bit synchronous programmable counter.
同図において、CE2はカウントイネーブル信号入力端
子であり、このカウントイネーブル信号入力端子CE2は
インバータ11を介してイクスクリーシブオア回路EOR0,
ノア回路NOR1,NOR2,NOR3,NOR4およびNOR5の入力側に接
続され、ノア回路NOR1,NOR2,NOR3,NOR4およびNOR5の出
力側は、それぞれイクスクルーシブノア回路ENOR1,ENOR
2,ENOR3,ENOR4およびENOR5の入力側に接続され、そし
て、イクスクルーシブオア回路EOR0,イクスクルーシブ
ノア回路ENOR1,ENOR2,ENOR3,ENOR4およびENOR5の出力側
は、それぞれ、データセレクタDS0,DS1,DS2,DS3,DS4お
よびDS5のＡ側の入力端子に接続される。In the figure, CE2 is a count enable signal input terminal, and this count enable signal input terminal CE2 is connected via an inverter 11 to an exclusive OR circuit EOR0,
The NOR circuits NOR1, NOR2, NOR3, NOR4, and NOR5 are connected to the input sides of NOR circuits NOR1, NOR2, NOR3, NOR4, and NOR5, and the output sides of the NOR circuits are exclusive NOR circuits ENOR1, ENOR, respectively.
2, the input side of ENOR3, ENOR4 and ENOR5, and the output side of exclusive OR circuit EOR0, exclusive NOR circuit ENOR1, ENOR2, ENOR3, ENOR4 and ENOR5 are connected to data selectors DS0, DS1, respectively. Connected to A side input terminals of DS2, DS3, DS4 and DS5.
また、D0,D1,D2,D3,D4およびD5は、それぞれデータ入
力端子であり、これらデータ入力端子D0,D1,D2,D3,D4お
よびD5は、それぞれデータセレクタDS0,DS1,DS2,DS3,DS
4およびDS5のＢ側の入力端子に接続される。D0, D1, D2, D3, D4 and D5 are data input terminals, respectively, and these data input terminals D0, D1, D2, D3, D4 and D5 are data selectors DS0, DS1, DS2, DS3, respectively. DS
4 and connected to the input terminal on the B side of DS5.
また、LOD2はロードイネーブル信号入力端子であり、
このロードイネーブル信号入力端子LOD2は、インバータ
I2を介してデータセレクタDS0,DS1,DS2,DS3,DS4およびD
S5のセレクト端子Ｓに接続される。LOD2 is a load enable signal input terminal,
This load enable signal input terminal LOD2 is connected to the inverter
Data selectors DS0, DS1, DS2, DS3, DS4 and D via I2
Connected to select terminal S of S5.
これらデータセレクタDS0,DS1,DS2,DS3,DS4およびDS5
は、セレクト端子Ｓに低レベル“0"および高レベル“1"
の信号が供給されるとき、出力端子Ｙには、それぞれＡ
側およびＢ側の入力端子に供給される信号が出力され
る。これらデータセレクタDS0,DS1,DS2,DS3,DS4およびD
S5の出力端子Ｙは、それぞれＤフリップフロップDFF0,D
FF1,DFF2,DFF3,DFF4およびDFF5のＤ端子に接続される。These data selectors DS0, DS1, DS2, DS3, DS4 and DS5
Indicates that the select terminal S has a low level “0” and a high level “1”.
Are supplied to the output terminals Y respectively.
The signals supplied to the input terminals on the side and the B side are output. These data selectors DS0, DS1, DS2, DS3, DS4 and D
The output terminals Y of S5 are D flip-flops DFF0 and DFF, respectively.
Connected to D terminal of FF1, DFF2, DFF3, DFF4 and DFF5.
また、CK2はクロック入力端子であり、このクロック
入力端子CK2は、ＤフリップフロップDFF0,DFF1,DFF2,DF
F3,DFF4およびDFF5のクロック端子CKに接続される。CK2 is a clock input terminal, and this clock input terminal CK2 is a D flip-flop DFF0, DFF1, DFF2, DF
Connected to clock terminals CK of F3, DFF4 and DFF5.
また、CLR2はリセット信号入力端子であり、このリセ
ット信号入力端子CLR2は、ＤフリップフロップDFF0、DF
F1,DFF2,DFF3,DFF4およびDFF5のリセット端子に接続
される。CLR2 is a reset signal input terminal. The reset signal input terminal CLR2 is connected to D flip-flops DFF0, DF
Connected to the reset terminals of F1, DFF2, DFF3, DFF4 and DFF5.
また、ＤフリップフロップDFF0の端子はイクスクル
ーシブオア回路EOR0,ノア回路NOR1,NOR2,NOR3,NOR4およ
びNOR5の入力側に接続され、ＤフリップフロップDFFの
端子はイクスクルーシブノア回路ENOR1,ノア回路NOR
2,NOR3,NOR4およびNOR5の入力側に接続され、Ｄフリッ
プフロップDFF2の端子はイクスクルーシブノア回路EN
OR2,ノア回路NOR3,NOR4およびNOR5の入力側に接続さ
れ、ＤフリップフロップDFF3の端子はイクスクルーシ
ブノア回路ENOR3,ノア回路NOR4およびNOR5の入力側に接
続され、ＤフリップフロップDFF4の端子はイクスクル
ーシブノア回路ENOR4およびノア回路NOR5の入力側に接
続され、ＤフリップフロップDFF5の端子はイクスクル
ーシブノア回路ENOR5の入力側に接続される。The terminal of the D flip-flop DFF0 is connected to the inputs of the exclusive OR circuit EOR0 and the NOR circuits NOR1, NOR2, NOR3, NOR4 and NOR5, and the terminal of the D flip-flop DFF is connected to the exclusive NOR circuit ENOR1 and the NOR circuit. NOR
2, NOR3, NOR4 and NOR5 are connected to the input side, and the terminal of D flip-flop DFF2 is connected to exclusive NOR circuit EN.
The terminals of the OR flip-flop DFF3 are connected to the inputs of the exclusive NOR gate ENOR3, the NOR gates NOR4 and NOR5, and the terminal of the D flip-flop DFF4 is connected to the inputs of the OR2 and NOR gates NOR3, NOR4 and NOR5. It is connected to the inputs of the exclusive NOR circuit ENOR4 and the NOR circuit NOR5, and the terminal of the D flip-flop DFF5 is connected to the input of the exclusive NOR circuit ENOR5.
そして、ＤフリップフロップDFF0,DFF1,DFF2,DFF3,DF
F4およびDFF5のＱ端子より、それぞれカウント出力端子
Q0,Q1,Q2,Q3,Q4およびQ5が導出される。Then, D flip-flops DFF0, DFF1, DFF2, DFF3, DF
Count output terminal from Q terminal of F4 and DFF5
Q0, Q1, Q2, Q3, Q4 and Q5 are derived.
また、インバータI1の出力側,DフリップフロップDFF
0,DFF1,DFF2,DFF3,DFF4およびDFF5の端子は、ノア回
路NOR6の入力側に接続され、このノア回路NOR6の出力側
よりリップルキャリー出力端子RC2が導出される。The output side of the inverter I1 and the D flip-flop DFF
The terminals of 0, DFF1, DFF2, DFF3, DFF4 and DFF5 are connected to the input side of the NOR circuit NOR6, and the ripple carry output terminal RC2 is derived from the output side of the NOR circuit NOR6.
以上の構成において、リセット信号入力端子CLR2に低
レベル“0"の信号が供給されるときには、Ｄフリップフ
ロップDFF0,DFF1,DFF2,DFF3,DFF4およびDFF5のＱ端子お
よび端子には、クロック端子CK2の電圧レベルに関係
なく、それぞれ低レベル“0"および高レベル“1"の信号
が出力される。そのため、カウント出力端子Q0,Q1,Q2,Q
3,Q4およびQ5には低レベル“0"のデータが出力されると
共に、リップルキャリー出力端子RC2には低レベル“0"
のデータが出力される。In the above configuration, when a low-level “0” signal is supplied to the reset signal input terminal CLR2, the Q terminals and terminals of the D flip-flops DFF0, DFF1, DFF2, DFF3, DFF4 and DFF5 are connected to the clock terminal CK2. Regardless of the voltage level, a signal of low level “0” and a signal of high level “1” are output, respectively. Therefore, count output terminals Q0, Q1, Q2, Q
3, low level “0” data is output to Q4 and Q5, and low level “0” is output to ripple carry output terminal RC2.
Is output.
また、リセット信号入力端子CLR2、およびカウントイ
ネーブル信号入力端子CE2に高レベル“1"の信号が供給
され、ロードイネーブル信号入力端子LOD2に低レベル
“0"の信号が供給されると、データセレクタDS0,DS1,DS
2,DS3,DS4およびDS5のセレクト端子Ｓには、高レベル
“1"の信号が供給されるので、それぞれの出力端子Ｙに
は、データ入力端子D0,D1,D2,D3,D4およびD5よりＢ側の
入力端子に供給されるデータが出力され、これらデータ
はＤフリップフロップDFF0,DFF1,DFF2,DFF3,DFF4および
DFF5のＤ端子に供給される。そして、これらデータは、
次のクロックで（低レベル“0"から高レベル“1"となる
とき）、Ｑ端子に出力され、カウントデータとしてカウ
ント出力端子Q0,Q1,Q2,Q3,Q4およびQ5に出力される。When a high-level “1” signal is supplied to the reset signal input terminal CLR2 and the count enable signal input terminal CE2 and a low-level “0” signal is supplied to the load enable signal input terminal LOD2, the data selector DS0 , DS1, DS
2. Since a high-level "1" signal is supplied to the select terminals S of DS3, DS4 and DS5, the respective output terminals Y are supplied from the data input terminals D0, D1, D2, D3, D4 and D5. Data supplied to the input terminal on the B side is output, and these data are D flip-flops DFF0, DFF1, DFF2, DFF3, DFF4 and
It is supplied to the D terminal of DFF5. And these data
At the next clock (when the level changes from low level "0" to high level "1"), it is output to the Q terminal and is output as count data to the count output terminals Q0, Q1, Q2, Q3, Q4 and Q5.
また、リセット信号入力端子CLR2、およびカウントイ
ネーブル信号入力端子CE2に高レベル“1"の信号が供給
され、ロードイネーブル信号入力端子LOD2に高レベル
“1"の信号が供給されると、データセレクタDS0,DS1,DS
2,DS3,4DS4およびDS5のセレクト端子Ｓには、低レベル
“0"の信号が供給されるので、それぞれの出力端子Ｙに
は、イクスクルーシブオア回路EOR0,イクスクルーシブ
ノア回路ENOR1,ENOR2,ENOR3,ENOR4およびENOR5の出力側
よりＡ側の入力端子に供給される内部で作成されたカウ
ントデータが出力され、これらカウントデータはＤフリ
ップフロップDFF0,DFF1,DFF2,DFF3,DFF4およびDFF5のＤ
端子に供給される。When a high-level “1” signal is supplied to the reset signal input terminal CLR2 and the count enable signal input terminal CE2 and a high-level “1” signal is supplied to the load enable signal input terminal LOD2, the data selector DS0 , DS1, DS
Since a low-level "0" signal is supplied to the select terminals S of the DS2, DS3, 4DS4 and DS5, an exclusive OR circuit EOR0 and an exclusive NOR circuit ENOR1 and ENOR2 are respectively supplied to the output terminals Y. , ENOR3, ENOR4 and ENOR5 output the internally generated count data supplied to the input terminal on the A side, and these count data are the D flip-flops DFF0, DFF1, DFF2, DFF3, DFF4 and DFF5.
It is supplied to the terminal.
そして、これらデータは、次のクロックで、Ｑ端子に
出力され、カウントデータとしてカウント出力端子Q0,Q
1,Q2,Q3,Q4およびQ5に出力される。These data are output to the Q terminal at the next clock, and are output as count data to the count output terminals Q0 and Q0.
Output to 1, Q2, Q3, Q4 and Q5.
ここで、カウントイネーブル信号入力端子CE2に低レ
ベル“0"の信号が供給されているときには、イクスクル
ーシブオア回路EOR0の一方の入力側には高レベル“1"の
信号が供給されると共に、イクスクルーシブノア回路EN
OR1,ENOR2,ENOR3,ENOR4およびENOR5の一方の入力側には
低レベル“0"の信号が供給されるので、イクスクルーシ
ブオア回路EOR0,イクスクルーシブノア回路ENOR1,ENOR
2,ENOR3,ENOR4およびENOR5の出力側には、Ｄフリップフ
ロップDFF0,DFF1,DFF2,DFF3,DFF4およびDFF5の端子に
出力されるデータの反転されたもの、すなわちＱ端子に
出力されるデータと同じものが出力される。Here, when a low-level “0” signal is supplied to the count enable signal input terminal CE2, a high-level “1” signal is supplied to one input side of the exclusive OR circuit EOR0, Exclusive Noah Circuit EN
Since a low-level "0" signal is supplied to one of the input sides of OR1, ENOR2, ENOR3, ENOR4, and ENOR5, the exclusive OR circuit EOR0 and the exclusive NOR circuit ENOR1, ENOR
On the output side of 2, ENOR3, ENOR4 and ENOR5, the inverted data of the data output to the terminals of D flip-flops DFF0, DFF1, DFF2, DFF3, DFF4 and DFF5, that is, the same as the data output to the Q terminal Things are output.
そして、これらデータはデータセレクタDS0,DS1,DS2,
DS3,DS4およびDS5を介してＤフリップフロップDFF0,DFF
1,DFF2,DFF3,DFF4およびDFF5のＤ端子に供給され、次の
クロックでＱ端子に出力され、カウントデータとしてカ
ウント出力端子Q0,Q1,Q2,Q3,Q4およびQ5に出力される。These data are stored in data selectors DS0, DS1, DS2,
D flip-flops DFF0, DFF via DS3, DS4 and DS5
1, DFF2, DFF3, DFF4 and DFF5 are supplied to the D terminal, output to the Q terminal at the next clock, and output as count data to the count output terminals Q0, Q1, Q2, Q3, Q4 and Q5.
したがってこのときには、カウンタはホールド状態と
なり、カウント出力端子Q0,Q1,Q2,Q3,Q4およびQ5には前
のカウントデータと同じデータが出力され続ける。Therefore, at this time, the counter is in the hold state, and the same data as the previous count data is continuously output to the count output terminals Q0, Q1, Q2, Q3, Q4, and Q5.
一方、カウントイネーブル信号入力端子CE2に高レベ
ル“1"の信号が供給されているときには、クロックごと
にノア回路NOR1〜NOR5、イクスクルーシブオア回路EOR0
およびイクスクルーシブノア回路ENOR1〜ENOR5によって
１つずつカウントアップされたデータがイクスクルーシ
ブオア回路EOR0,イクスクルーシブノア回路ENOR1,ENOR
2,ENOR3,ENOR4およびENOR5の出力側に得られる。On the other hand, when a high-level “1” signal is supplied to the count enable signal input terminal CE2, the NOR circuits NOR1 to NOR5, the exclusive OR circuit EOR0
The exclusive OR circuit EOR0, the exclusive NOR circuit ENOR1, and the exclusive OR circuit ENOR1 generate the data counted up one by one by the exclusive NOR circuits ENOR1 to ENOR5.
2, available at the output of ENOR3, ENOR4 and ENOR5.
そして、これらデータはデータセレクタDS0,DS1,DS2,
DS3,DS4およびDS5を介してＤフリップフロップDFF0,DFF
1,DFF2,DFF3,DFF4およびDFF5のＤ端子に供給され、次の
クロックでＱ端子に出力され、カウントデータとしてカ
ウント出力端子Q0,Q1,Q2,Q3,Q4およびQ5に出力される。
したがってこのときには、カウンタはカウント状態とな
り、カウント出力端子Q0,Q1,Q2,Q3,Q4およびQ5には順次
カウントアップされたデータが出力される。そして、カ
ウント出力端子Q0,Q1,Q2,Q3,Q4およびQ5に出力されるデ
ータが全て高レベル“1"となるとき、リップルキャリー
出力端子RC2には高レベル“1"の信号が出力される。These data are stored in data selectors DS0, DS1, DS2,
D flip-flops DFF0, DFF via DS3, DS4 and DS5
1, DFF2, DFF3, DFF4 and DFF5 are supplied to the D terminal, output to the Q terminal at the next clock, and output as count data to the count output terminals Q0, Q1, Q2, Q3, Q4 and Q5.
Therefore, at this time, the counter is in the count state, and the counted up data is sequentially output to the count output terminals Q0, Q1, Q2, Q3, Q4, and Q5. When the data output to the count output terminals Q0, Q1, Q2, Q3, Q4, and Q5 are all high level "1", a high level "1" signal is output to the ripple carry output terminal RC2. .
また、カウント出力端子Q0,Q1,Q2,Q3,Q4およびQ5に出
力されるデータが全て高レベル“1"となった次のクロッ
クでカウント出力端子Q0,Q1,Q2,Q3,Q4およびQ5に出力さ
れるデータは全て低レベル“0"となり、以下全て高レベ
ル“1"となるまでカウントアップされる。Also, at the next clock after the data output to the count output terminals Q0, Q1, Q2, Q3, Q4, and Q5 all become high level “1”, the count output terminals Q0, Q1, Q2, Q3, Q4, and Q5 are output. The output data is all low level “0”, and thereafter, is counted up to all high level “1”.
「発明が解決しようとする課題」 この第２図例に示すような同期式プログラマブルカウ
ンタにおいては、Ｎ（Ｎは正の整数）ビット構成とする
場合、Ｎの数が増えるにしたがって、カウントアップを
制御する下位ビットのＤフリップフロップの端子がフ
ァンアウト数を多く持つようになり、配線長が長くな
る。また、上位ビットになるにつれて、カウントアップ
制御ゲートを構成するノア回路の入力数が増え、Ｎビッ
トカウンタの最上位ビットの部分では入力数はＮとな
る。これらのことより、カウンタ内部でカウントアップ
する際に要する時間が、Ｎの増加に伴って増加し、カウ
ンタの最高動作周波数を制限する要因となっている。"Problem to be Solved by the Invention" In a synchronous programmable counter as shown in the example of FIG. 2, when an N (N is a positive integer) bit configuration, the count-up is performed as the number of N increases. The terminal of the D flip-flop of the lower bit to be controlled has a large fan-out number, and the wiring length is increased. Further, as the number of higher-order bits increases, the number of inputs of the NOR circuit forming the count-up control gate increases, and the number of inputs becomes N in the most significant bit portion of the N-bit counter. For these reasons, the time required for counting up inside the counter increases as N increases, which is a factor limiting the maximum operating frequency of the counter.
また、Ｎの数が増えるのに伴ってリップルキャリー出
力ゲートを構成するノア回路の入力数を増え、信号が通
過するまでのゲート数が増大すると共に配線長が長くな
るため、リップルキャリー出力端子RC2へのキャリーの
出力遅延時間が大きくなるという問題があった。Further, as the number of N increases, the number of inputs of the NOR circuit constituting the ripple carry output gate increases, and the number of gates until a signal passes increases and the wiring length increases, so that the ripple carry output terminal RC2 There is a problem that the output delay time of the carry to the carrier increases.
そこで、この発明では、カウンタの最高動作周波数の
向上を図ると共にリップルキャリー出力を高速かつ安定
に出力させることを目的とするものである。SUMMARY OF THE INVENTION It is an object of the present invention to improve the maximum operating frequency of a counter and to output a ripple carry output at high speed and in a stable manner.
「課題を解決するための手段」 この発明は、少なくとも、Ｎ（Ｎは正の整数）個のデ
ータ入力端子、ロードイネーブル信号入力端子、カウン
トイネーブル信号入力端子、リセット信号入力端子、ク
ロック入力端子、Ｎ個の出力端子およびリップルキャリ
ー出力端子を有する同期式プログラマブルカウンタであ
って、Ｎビットを上位と下位に２分割し、下位ビットカ
ウンタから上記ビットカウンタへのキャリーを、本来キ
ャリーの出るべきクロックタイミングより１つ前のクロ
ックタイミングで検出し、このキャリーをクロックと同
期して出力させ、上位ビットカウンタへのカウントイネ
ーブル信号とするものである。Means for Solving the Problems According to the present invention, at least N (N is a positive integer) data input terminals, a load enable signal input terminal, a count enable signal input terminal, a reset signal input terminal, a clock input terminal, What is claimed is: 1. A synchronous programmable counter having N output terminals and a ripple carry output terminal, wherein N bits are divided into an upper bit and a lower bit, and a carry from a lower bit counter to the bit counter is a clock timing at which a carry should be originally output. The carry is detected at the previous clock timing, and the carry is output in synchronization with the clock to be used as a count enable signal to the upper bit counter.
また、下位ビットカウンタからのキャリーを利用して
Ｎビットカウンタのリップルキャリーをクロックと同期
させて出力させるものである。Also, the ripple carry of the N-bit counter is output in synchronization with the clock using the carry from the lower bit counter.
「作 用」 上述構成においては、Ｎビット構成を上位と下位に２
分割するので、下位ビットにより最上位までの各ビット
のカウントアップを制御する必要がなくなり、下位ビッ
トになるほど増えていたファンアウト数および配線長が
減少し、動作速度の高速化が図られる。また、下位ビッ
トカウンタから上位ビットカウンタを制御するキャリー
をクロックと同期して出力させるので、カウントアップ
制御ゲートを構成するノア回路の入力数は、上位ビット
カウンタおよび下位ビットカウンタでほぼ等しく、上位
ビットにおいても、ほぼN/2ですみ、動作速度の高速化
が図られる。[Operation] In the above configuration, the N-bit configuration is divided into two for the upper and lower bits.
Since the division is performed, it is not necessary to control the count-up of each bit up to the highest order by the lower bits, and the number of fan-outs and the wiring length that have increased as the number of lower bits decreases is reduced, and the operation speed is increased. Also, since the carry controlling the upper bit counter from the lower bit counter is output in synchronization with the clock, the number of inputs of the NOR circuit constituting the count-up control gate is almost equal between the upper bit counter and the lower bit counter, and In this case, the operation speed can be increased by only N / 2.
また、下位ビットカウンタからのキャリーを利用して
Ｎビットカウンタのリップルキャリーをクロックと同期
させて出力させることにより、リップルキャリー出力ゲ
ートを構成するノア回路の入力数が２となり、リップル
キャリー出力端子へのキャリーの出力遅延時間が著しく
低減される。In addition, by using the carry from the lower bit counter to output the ripple carry of the N-bit counter in synchronization with the clock, the number of inputs of the NOR circuit constituting the ripple carry output gate becomes 2, and the ripple carry output terminal Is significantly reduced.
「実 施 例」 以下、第１図を参照にしながら、この発明の一実施例
について説明する。Embodiment An embodiment of the present invention will be described below with reference to FIG.
本例は６ビットの同期式プログラマブルカウンタの例
であり、本例は、６ビット入力を２分割し、下位ビット
カウンタ10および上位ビットカウンタ20を共に３ビット
構成のカウンタとしたものである。This example is an example of a 6-bit synchronous programmable counter. In this example, a 6-bit input is divided into two, and both a lower bit counter 10 and an upper bit counter 20 are configured as a 3-bit counter.
同図において、10は下位ビットカウンタ、20は上位ビ
ットカウンタである。In the figure, 10 is a lower bit counter, and 20 is an upper bit counter.
CE1はカウントイネーブル信号入力端子であり、この
カウントイネーブル信号入力端子CE1は、インバータI11
を介して、イクスクルーシブオア回路EOR10,ノア回路NO
R11およびNOR12の入力側に接続され、ノア回路NOR11お
よびNOR12の出力側は、それぞれイクスクルーシブノア
回路ENOR11およびENOR12の入力側に接続され、そして、
イクスクルーシブオア回路EOR10,イクスクルーシブノア
回路ENOR11およびENOR12の出力側は、それぞれデータセ
レクタDS10,DS11およびDS12のＡ側の入力端子に接続さ
れる。CE1 is a count enable signal input terminal. The count enable signal input terminal CE1 is connected to the inverter I11.
Exclusive OR circuit EOR10, NOR circuit NO
Connected to the inputs of R11 and NOR12, the outputs of NOR circuits NOR11 and NOR12 are respectively connected to the inputs of exclusive NOR circuits ENOR11 and ENOR12, and
The output sides of the exclusive OR circuit EOR10 and the exclusive NOR circuits ENOR11 and ENOR12 are connected to the A-side input terminals of the data selectors DS10, DS11 and DS12, respectively.
また、D10,D11およびD12は、それぞれデータ入力端子
であり、これらデータ入力端子D10,D11およびD12は、そ
れぞれデータセレクタDS10,DS11およびDS12のＢ側の入
力端子に接続される。D10, D11 and D12 are data input terminals, respectively, and these data input terminals D10, D11 and D12 are connected to the B-side input terminals of the data selectors DS10, DS11 and DS12, respectively.
また、LOD1はロードイネーブル信号入力端子であり、
このロードイネーブル信号入力端子LOD1は、インバータ
I12を介してデータセレクタDS10,DS11,DS12およびDS21
のセレクト端子Ｓに接続される。これらデータセレクタ
DS10,DS11,DS12およびDS21は、セレクト端子Ｓに低レベ
ル“0"および高レベル“1"の信号が供給されるとき、出
力端子Ｙには、それぞれＡ側およびＢ側の入力端子に供
給される信号が出力される。LOD1 is a load enable signal input terminal,
This load enable signal input terminal LOD1 is connected to the inverter
Data selector DS10, DS11, DS12 and DS21 via I12
Is connected to the select terminal S. These data selectors
When a low-level “0” and a high-level “1” signal are supplied to the select terminal S, the output terminals Y of DS10, DS11, DS12 and DS21 are supplied to the A-side and B-side input terminals, respectively. Is output.
これらデータセレクタDS10,DS11,DS12およびDS21の出
力端子Ｙは、それぞれＤフリップフロップDFF10,DFF11,
DFF12およびDFF21のＤ端子に接続される。The output terminals Y of these data selectors DS10, DS11, DS12 and DS21 are D flip-flops DFF10, DFF11,
Connected to the D terminals of DFF12 and DFF21.
また、CKIはクロック入力端子であり、このクロック
入力端子CKIは、ＤフリップフロップDFF10,DFF11,DFF12
およびDFF21のクロック端子CKに接続される。CKI is a clock input terminal. This clock input terminal CKI is connected to D flip-flops DFF10, DFF11, DFF12.
And the clock terminal CK of DFF21.
また、CLR1はリセット信号入力端子であり、このリセ
ット信号入力端子CLR1は、ＤフリップフロップDFF10,DF
F11およびDFF12のリセット端子に接続される。Ｄフリ
ップフロップDFF21のリセット端子にはカウントイネ
ーブル信号入力端子CE1が接続される。CLR1 is a reset signal input terminal, and this reset signal input terminal CLR1 is connected to D flip-flops DFF10, DF
Connected to the reset terminals of F11 and DFF12. The count enable signal input terminal CE1 is connected to the reset terminal of the D flip-flop DFF21.
また、ＤフリップフロップDFF10の端子はイクスク
ルーシブオア回路EOR10,ノア回路NOR11,NOR12およびア
ンド回路AND21の入力側に接続され、Ｄフリップフロッ
プDFF11の端子はイクスクルーシブノア回路ENOR11お
よびノア回路NOR12の入力側に接続され、Ｄフリップフ
ロップDFF12の端子はイクスクルーシブノア回路ENOR1
2の入力側に接続される。The terminal of the D flip-flop DFF10 is connected to the inputs of the exclusive OR circuit EOR10, the NOR circuits NOR11 and NOR12 and the AND circuit AND21, and the terminal of the D flip-flop DFF11 is connected to the exclusive NOR circuit ENOR11 and the NOR circuit NOR12. Connected to the input side, the terminal of D flip-flop DFF12 is exclusive NOR circuit ENOR1
2 is connected to the input side.
そして、ＤフリップフロップDFF10,DFF11およびDFF12
のＱ端子より、それぞれ下位３ビットのカウント出力端
子Q10,Q11およびQ12が導出される。And D flip-flops DFF10, DFF11 and DFF12
, The lower three bits of the count output terminals Q10, Q11 and Q12 are derived.
また、ＤフリップフロップDFF11およびDFF12のＱ端子
は、アンド回路AND21の入力側に接続され、このアンド
回路AND21の出力側は、データセレクタDS21のＡ側の入
力端子に接続される。The Q terminals of the D flip-flops DFF11 and DFF12 are connected to the input side of an AND circuit AND21, and the output side of the AND circuit AND21 is connected to the input terminal on the A side of the data selector DS21.
また、データ入力端子D10,D11およびD12は、アンド回
路AND22の入力側に接続され、このアンド回路AND22の出
力側は、データセレクタDS21のＢ側の入力端子に接続さ
れる。The data input terminals D10, D11 and D12 are connected to the input side of the AND circuit AND22, and the output side of the AND circuit AND22 is connected to the input terminal on the B side of the data selector DS21.
また、ＤフリップフロップDFF21のＱ端子は、インバ
ータI13を介してイクスクルーシブオア回路EOR13,ノア
回路NOR14およびNOR15の入力側に接続され、ノア回路NO
R14およびNOR15の出力側は、それぞれイクスクルーシブ
ノア回路ENOR14およびENOR15の入力側に接続され、そし
て、イクスクルーシブオア回路EOR13,イクスクルーシブ
ノア回路ENOR14およびENOR15の出力側は、それぞれデー
タセレクタDS13,DS14およびDS15のＡ側の入力端子に接
続される。The Q terminal of the D flip-flop DFF21 is connected via an inverter I13 to the inputs of an exclusive OR circuit EOR13, NOR circuits NOR14 and NOR15, and a NOR circuit NO
The outputs of R14 and NOR15 are connected to the inputs of exclusive NOR circuits ENOR14 and ENOR15, respectively, and the outputs of exclusive OR circuits EOR13 and exclusive NOR circuits ENOR14 and ENOR15 are connected to data selector DS13, respectively. , DS14 and DS15 are connected to the A-side input terminals.
また、D13,D14およびD15は、それぞれデータ入力端子
であり、これらデータ入力端子D13,D14およびD15は、そ
れぞれデータセレクタDS13,DS14およびDS15のＢ側の入
力端子に接続される。D13, D14 and D15 are data input terminals, respectively, and these data input terminals D13, D14 and D15 are connected to the B-side input terminals of the data selectors DS13, DS14 and DS15, respectively.
また、ロードイネーブル信号入力端子LOD1は、インバ
ータI12を介してデータセレクタDS13,DS14,DS15およびD
S22のセレクト端子Ｓに接続される。The load enable signal input terminal LOD1 is connected to the data selectors DS13, DS14, DS15 and D15 via the inverter I12.
Connected to select terminal S of S22.
これらデータセレクタDS13,DS14,DS15およびDS22は、
セレクト端子Ｓに低レベル“0"および高レベル“1"の信
号が供給されるとき、出力信号Ｙには、それぞれＡ側お
よびＢ側の入力端子に供給される信号が出力される。こ
れらデータセレクタDS13,DS14,DS15およびDS22の出力端
子Ｙは、それぞれＤフリップフロップDFF13,DFF14,DFF1
5およびDFF22のＤ端子に接続される。These data selectors DS13, DS14, DS15 and DS22 are
When a low-level “0” and a high-level “1” signal are supplied to the select terminal S, the signals supplied to the A-side and B-side input terminals are output as the output signal Y, respectively. The output terminals Y of these data selectors DS13, DS14, DS15 and DS22 are D flip-flops DFF13, DFF14, DFF1 respectively.
5 and connected to the D terminal of DFF22.
また、クロック入力端子CK1は、ＤフリップフロップD
FF13,DFF14,DFF15およびDFF22のクロック端子CKに接続
される。The clock input terminal CK1 is connected to a D flip-flop D
Connected to clock terminals CK of FF13, DFF14, DFF15 and DFF22.
また、リセット信号入力端子CLR1は、Ｄフリップフロ
ップDFF13,DFF14,DFF15およびDFF22のリセット端子に
接続される。The reset signal input terminal CLR1 is connected to the reset terminals of the D flip-flops DFF13, DFF14, DFF15 and DFF22.
また、ＤフリップフロップDFF13の端子はイクスク
ルーシブオア回路EOR13,ノア回路NOR14およびNOR15の入
力側に接続され、ＤフリップフロップDFF14の端子は
イクスクルーシブノア回路ENOR14およびノア回路NOR15
の入力側に接続され、ＤフリップフロップDFF15の端
子はイクスクルーシブノア回路ENOR15の入力側に接続さ
れる。Further, the terminal of the D flip-flop DFF13 is connected to the input side of the exclusive OR circuit EOR13 and the NOR circuit NOR14 and NOR15, and the terminal of the D flip-flop DFF14 is connected to the exclusive NOR circuit ENOR14 and the NOR circuit NOR15.
And the terminal of the D flip-flop DFF15 is connected to the input side of the exclusive NOR circuit ENOR15.
そして、ＤフリップフロップDFF13,DFF14およびDFF15
のＱ端子より、それぞれ上位ビットのカウント出力端子
Q13,Q14およびQ15が導出される。Then, D flip-flops DFF13, DFF14 and DFF15
From the Q terminal of
Q13, Q14 and Q15 are derived.
また、ＤフリップフロップDFF13,DFF14およびDFF15の
Ｑ端子は、アンド回路AND23の入力側に接続され、この
アンド回路AND23の出力側は、データセレクタDS22のＡ
側の入力端子に接続される。The Q terminals of the D flip-flops DFF13, DFF14 and DFF15 are connected to the input side of an AND circuit AND23, and the output side of the AND circuit AND23 is connected to the A side of the data selector DS22.
Side input terminal.
また、データ入力端子D13,D14およびD15は、アンド回
路AND24の入力側に接続され、このアンド回路AND24の出
力側は、データセレクタDS22のＢ側の入力端子に接続さ
れる。The data input terminals D13, D14 and D15 are connected to the input side of an AND circuit AND24, and the output side of the AND circuit AND24 is connected to the input terminal on the B side of the data selector DS22.
また、ＤフリップフロップDFF21およびDFF22の端子
はノア回路NOR16の入力側に接続され、このノア回路NOR
16の出力側よりリップルキャリー出力端子RC1が導出さ
れる。The terminals of the D flip-flops DFF21 and DFF22 are connected to the input side of the NOR circuit NOR16, and the NOR circuit NOR16
A ripple carry output terminal RC1 is derived from the 16 output sides.
以上の構成において、リセット信号入力端子CLR1に低
レベル“0"の信号が供給されるときには、Ｄフリップフ
ロップDFF10,DFF11,DFF12,DFF13,DFF14,DFF15およびDFF
22のＱ端子および端子には、クロック信号入力端子CK
1の電圧レベルに関係なく、それぞれ低レベル“0"およ
び高レベル“1"の信号が出力される。そのため、カウン
ト出力端子Q10,Q11,Q12,Q13,Q14およびQ15には低レベル
“0"のデータが出力されると共に、リップルキャリー出
力端子RC1には低レベル“0"のデータが出力される。In the above configuration, when a low-level “0” signal is supplied to the reset signal input terminal CLR1, the D flip-flops DFF10, DFF11, DFF12, DFF13, DFF14, DFF15 and DFF
The clock signal input terminal CK
Regardless of the voltage level of 1, a low level "0" signal and a high level "1" signal are output, respectively. Therefore, low-level "0" data is output to the count output terminals Q10, Q11, Q12, Q13, Q14, and Q15, and low-level "0" data is output to the ripple carry output terminal RC1.
また、カウントイネーブル信号入力端子CE1およびリ
セット信号入力端子CLR1に高レベル“1"の信号が供給さ
れ、ロードイネーブル信号入力端子LOD1に低レベル“0"
の信号が供給されると、データセレクタDS10,DS11,DS1
2,DS13,DS14およびDS15のセレクト端子Ｓには高レベル
“1"の信号が供給されるので、それぞれの出力端子Ｙに
は、データ入力端子D10,D11,D12,D13,D14およびD15より
Ｂ側の入力端子に供給されるデータが出力され、これら
データはＤフリップフロップDFF10,DFF11,DFF12,DFF13,
DFF14およびDFF15のＤ端子に供給される。A high-level “1” signal is supplied to the count enable signal input terminal CE1 and the reset signal input terminal CLR1, and a low-level “0” is supplied to the load enable signal input terminal LOD1.
Are supplied, the data selectors DS10, DS11, DS1
2. Since a high-level "1" signal is supplied to the select terminals S of DS13, DS14 and DS15, the respective output terminals Y are supplied from the data input terminals D10, D11, D12, D13, D14 and D15 to B. The data supplied to the input terminals on the side are output, and these data are D flip-flops DFF10, DFF11, DFF12, DFF13,
It is supplied to the D terminals of DFF14 and DFF15.
そして、これらデータは、次のクロックで（低レベル
“0"から高レベル“1"となるとき）、Ｑ端子に出力さ
れ、カウントデータとしてカウント出力端子Q10,Q11,Q1
2,Q13,Q14およびQ15に出力される。Then, these data are output to the Q terminal at the next clock (when the level changes from low level “0” to high level “1”), and count output terminals Q10, Q11, Q1 are provided as count data.
2, output to Q13, Q14 and Q15.
このとき、データ入力端子D10〜D15に供給されるデー
タが全て高レベル“1"である場合、アンド回路AND22か
ら高レベル“1"の信号が出力され、データセレクタDS21
のＢ側の入力端子に供給される。このデータセレクタDS
21のセレクト端子Ｓには高レベル“1"の信号が供給され
るので、その出力端子Ｙには高レベル“1"信号が出力さ
れ、この信号はＤフリップフロップDFF21のＤ端子に供
給される。At this time, if the data supplied to the data input terminals D10 to D15 are all high level "1", a high level "1" signal is output from the AND circuit AND22 and the data selector DS21
Is supplied to the input terminal on the B side. This data selector DS
Since a high-level "1" signal is supplied to the select terminal S21, a high-level "1" signal is output to its output terminal Y, and this signal is supplied to the D terminal of the D flip-flop DFF21. .
一方、アンド回路AND24からは高レベル“1"の信号が
出力され、データセレクタDS22のＢ側の入力端子に供給
される。このデータセレクタDS22のセレクト端子Ｓには
高レベル“1"の信号が供給されるので、その出力端子Ｙ
には高レベル“1"の信号が出力され、この信号はＤフリ
ップフロップDFF22のＤ端子に供給される。そのため、
次のクロックでＤフリップフロップDFF21およびDFF22の
端子には低レベル“0"の信号が出力されるので、リッ
プルキャリー出力端子RC1には高レベル“1"のデータが
出力される。On the other hand, a high-level "1" signal is output from the AND circuit AND24 and supplied to the B-side input terminal of the data selector DS22. Since a high-level "1" signal is supplied to the select terminal S of the data selector DS22, its output terminal Y
Outputs a high-level "1" signal, which is supplied to the D terminal of a D flip-flop DFF22. for that reason,
At the next clock, a low-level “0” signal is output to the terminals of the D flip-flops DFF21 and DFF22, so that high-level “1” data is output to the ripple carry output terminal RC1.
つまり、本例がロード動作をしているときで、データ
入力端子D10〜D15に供給されるデータが全て高レベル
“1"である場合、リップルキャリー出力端子RC1には高
レベル“1"のデータが出力される。In other words, when the load operation is performed in this example and the data supplied to the data input terminals D10 to D15 are all high level “1”, the high level “1” data is output to the ripple carry output terminal RC1. Is output.
また、リセット信号入力端子CLR1およびロードイネー
ブル信号入力端子LOD1に高レベル“1"の信号が供給さ
れ、さらに、カウントイネーブル信号入力端子CE1に低
レベル“0"の信号が供給されるときには、イクスクルー
シブオア回路EOR10およびEOR13の一方の入力側には高レ
ベル“1"の信号が供給されると共に、イクスクルーシブ
ノア回路ENOR11,ENOR12,ENOR14およびENOR15の一方の入
力側には低レベル“0"の信号が供給されるので、イクス
クルーシブオア回路EOR10,イクスクルーシブノア回路EN
OR11,ENOR12,イクスクルーシブオア回路EOR13,イクスク
ルーシブノア回路ENOR14およびENOR15の出力側には、Ｄ
フリップフロップDFF10,DFF11,DFF12,DFF13,DFF14およ
びDFF15の端子に出力されるデータの反転されたも
の、即ち、Ｑ端子に出力されるデータと同じものが出力
される。When a high-level “1” signal is supplied to the reset signal input terminal CLR1 and the load enable signal input terminal LOD1, and a low-level “0” signal is supplied to the count enable signal input terminal CE1, an extra A high-level "1" signal is supplied to one input side of the exclusive OR circuits EOR10 and EOR13, and a low-level "0" is supplied to one input side of the exclusive NOR circuits ENOR11, ENOR12, ENOR14 and ENOR15. The exclusive OR circuit EOR10 and the exclusive NOR circuit EN
The output side of OR11, ENOR12, exclusive OR circuit EOR13, exclusive NOR circuit ENOR14 and ENOR15 has D
The inverted data of the data output to the terminals of the flip-flops DFF10, DFF11, DFF12, DFF13, DFF14 and DFF15, that is, the same data as the data output to the Q terminal is output.
そして、データセレクタDS10,DS11,DS12,DS13,DS14お
よびDS15のセレクト端子Ｓには、低レベル“0"の信号が
供給されるので、これらデータはデータセレクタDS10,D
S11,DS12,DS13,DS14およびDS15を介してＤフリップフロ
ップDFF10,DFF11,DFF12,DFF13,DFF14およびDFF15のＤ端
子に供給され、次のクロックでＱ端子に出力され、カウ
ントデータとしてカウント出力端子Q10,Q11,Q12,Q13,Q1
4およびQ15に出力される。A low-level "0" signal is supplied to the select terminal S of each of the data selectors DS10, DS11, DS12, DS13, DS14, and DS15.
It is supplied to the D terminals of D flip-flops DFF10, DFF11, DFF12, DFF13, DFF14 and DFF15 via S11, DS12, DS13, DS14 and DS15, output to the Q terminal at the next clock, and count output terminal Q10 as count data. , Q11, Q12, Q13, Q1
Output to 4 and Q15.
したがってこのときには、カウンタはホールド状態と
なり、カウント出力端子Q10,Q11,Q12,Q13,Q14およびQ15
には前のカウントデータと同じデータが出力され続け
る。Therefore, at this time, the counter is in the hold state, and the count output terminals Q10, Q11, Q12, Q13, Q14 and Q15
, The same data as the previous count data is continuously output.
このとき、カウント出力端子Q10〜Q15およびリップル
キャリー出力端子RC1に出力されるデータが全て高レベ
ル“1"であるとき、カウントイネーブル信号入力端子CE
1に供給される信号が低レベル“0"となると、カウント
出力端子Q10〜Q15には前のカウントデータと同じデータ
が出力されてホールド状態となるが、カウントイネーブ
ル信号入力端子CE1がＤフリップフロップDFF21のリセッ
ト端子に接続されているため、このＤフリップフロッ
プDFF21はクロックと非同期でリセットされ、その端
子には高レベル“1"の信号が出力され、リップルキャリ
ー出力端子RC1に出力される信号は低レベル“0"とな
る。At this time, when the data output to the count output terminals Q10 to Q15 and the ripple carry output terminal RC1 are all high level "1", the count enable signal input terminal CE
When the signal supplied to 1 becomes a low level "0", the same data as the previous count data is output to the count output terminals Q10 to Q15, and the count output signal is held. However, the count enable signal input terminal CE1 is connected to the D flip-flop. Since the D flip-flop DFF21 is connected to the reset terminal of the DFF21, the D flip-flop DFF21 is reset asynchronously with the clock, a high-level “1” signal is output to that terminal, and the signal output to the ripple carry output terminal RC1 is It becomes low level “0”.
一方、リセット信号入力端子CLR1およびロードイネー
ブル信号入力端子LOD1に高レベル“1"の信号が供給さ
れ、さらにカウントイネーブル信号入力端子CE1に高レ
ベル“1"の信号が供給されるときには、クロックごとに
ノア回路NOR11,NOR12,イクスクルーシブオア回路EOR10
およびイクスクルーシブノア回路ENOR11,ENOR12によっ
て１つずつカウントアップされたデータがイクスクルー
シブオア回路EOR10,イクスクルーシブノア回路ENOR11お
よびNOR12の出力側に得られる。On the other hand, when a high-level “1” signal is supplied to the reset signal input terminal CLR1 and the load enable signal input terminal LOD1, and a high-level “1” signal is further supplied to the count enable signal input terminal CE1, NOR circuit NOR11, NOR12, exclusive OR circuit EOR10
The data counted up one by one by the exclusive NOR circuits ENOR11 and ENOR12 are obtained at the output side of the exclusive OR circuit EOR10 and the exclusive NOR circuits ENOR11 and NOR12.
そして、データセレクタDS10,DS11およびDS12のセレ
クト端子Ｓには低レベル“0"の信号が供給されるので、
これらデータは、データセレクタDS10,DS11およびD12を
介してＤフリップフロップDFF10,DFF11およびDFF12のＤ
端子に供給され、次のクロックでＱ端子に出力され、下
位ビットカウンタ10のカウントデータとしてカウント出
力端子Q10,Q11およびQ12に出力される。Since a low-level “0” signal is supplied to the select terminals S of the data selectors DS10, DS11 and DS12,
These data are supplied to D flip-flops DFF10, DFF11 and DFF12 via data selectors DS10, DS11 and D12.
It is supplied to the terminal, output to the Q terminal at the next clock, and output to the count output terminals Q10, Q11 and Q12 as count data of the lower bit counter 10.
したがって、カウント出力端子Q10,Q11およびQ12に
は、１クロックごとに順次カウントアップされたデータ
が出力される。Therefore, the data sequentially counted up at each clock is output to the count output terminals Q10, Q11 and Q12.
そして、カウント出力端子Q12,Q11およびQ10に出力さ
れるデータが、それぞれ高レベル“1",高レベル“1"お
よび低レベル“0"となるとき、アンド回路AND21の出力
側には高レベル“1"の信号が出力される。データセレク
タDS21のセレクト端子Ｓには低レベル“0"の信号が供給
されるので、アンド回路AND21の出力側に出力される高
レベル“1"の信号はデータセレクタDS21を介してＤフリ
ップフロップDFF21のＤ端子に供給され、次のクロック
でカウント出力端子Q12,Q11およびQ10に出力されるデー
タが全て高レベル“1"となるとき、Ｄフリップフロップ
DFF21のＱ端子には高レベル“1"の信号が出力され、こ
れが上位ビットカウンタ20にキャリーとして供給され
る。Then, when the data output to the count output terminals Q12, Q11 and Q10 become high level “1”, high level “1” and low level “0”, respectively, the output side of the AND circuit AND21 has a high level “ 1 "signal is output. Since a low-level “0” signal is supplied to the select terminal S of the data selector DS21, a high-level “1” signal output to the output side of the AND circuit AND21 is supplied to the D flip-flop DFF21 via the data selector DS21. When the data output to the count output terminals Q12, Q11 and Q10 at the next clock all become high level "1", the D flip-flop
A high-level “1” signal is output to the Q terminal of the DFF 21 and supplied to the upper bit counter 20 as a carry.
そして、ＤフリップフロップDFF21のＱ端子に高レベ
ル“1"の信号が出力されるごとに、ノア回路NOR14,NOR1
5、イクスクルーシブオア回路EOR13およびイクスクルー
シブノア回路ENOR14,ENOR15によって１つずつカウント
アップされたデータがイクスクルーシブオア回路EOR1
3、イクスクルーシブノア回路ENOR14およびENOR15の出
力側に得られる。Each time a high-level “1” signal is output to the Q terminal of the D flip-flop DFF21, the NOR circuits NOR14, NOR1
5. The data counted up by the exclusive OR circuit EOR13 and the exclusive NOR circuits ENOR14 and ENOR15 one by one is stored in the exclusive OR circuit EOR1.
3. Obtained on the output side of exclusive NOR circuits ENOR14 and ENOR15.
そして、データセレクタDS13,DS14およびDS15のセレ
クト端子Ｓに低レベル“0"の信号が供給されるので、こ
れらデータはデータセレクタDS13,DS14およびDS15を介
してＤフリップフロップDFF13,DFF14およびDFF15のＤ端
子に供給され、次のクロックでＱ端子に出力され、上位
ビットカウンタ20のカウントデータとしてカウント出力
端子Q13,Q14およびQ15に出力される。Then, since a low-level "0" signal is supplied to the select terminals S of the data selectors DS13, DS14 and DS15, these data are supplied to the D flip-flops DFF13, DFF14 and DFF15 via the data selectors DS13, DS14 and DS15. It is supplied to the terminal, output to the Q terminal at the next clock, and output to the count output terminals Q13, Q14 and Q15 as count data of the upper bit counter 20.
そして、カウント出力端子Q15,Q14およびQ13に出力さ
れるデータが全て高レベル“1"となるとき、アンド回路
AND23の出力側には高レベル“1"の信号が出力される。
データセレクタDS22のセレクト端子Ｓには低レベル“0"
の信号が供給されるので、アンド回路AND23の出力側に
得られる高レベル“1"の信号は、データセレクタDS22を
介してＤフリップフロップDFF22のＤ端子に供給され、
次のクロックで、その端子には低レベル“0"の信号が
出力されてノア回路NOR16の一方の入力側に供給され
る。When all the data output to the count output terminals Q15, Q14 and Q13 become high level "1", the AND circuit
A high level "1" signal is output to the output side of AND23.
A low level “0” is applied to the select terminal S of the data selector DS22.
Is supplied, the high-level "1" signal obtained at the output side of the AND circuit AND23 is supplied to the D terminal of the D flip-flop DFF22 via the data selector DS22,
At the next clock, a low-level "0" signal is output to that terminal and supplied to one input side of the NOR circuit NOR16.
このノア回路NOR16の他方の入力側には、Ｄフリップ
フロップDFF21の端子に得られる信号が供給される。A signal obtained at the terminal of the D flip-flop DFF21 is supplied to the other input side of the NOR circuit NOR16.
カウント出力端子Q12,Q11およびQ10に出力されるデー
タが全て高レベル“1"であるときには、アンド回路AND2
1の出力側には低レベル“0"の信号が出力され、この信
号はデータセレクタDS21を介して、Ｄフリップフロップ
DFF21のＤ端子に供給され、ＤフリップフロップDFF22の
端子に低レベル“0"の信号が出力されると同じクロッ
クでカウント出力端子Q12,Q11およびQ10に出力されるデ
ータが全て低レベル“0"となるとき、Ｄフリップフロッ
プDFF21の端子には高レベル“1"の信号が出力され
る。そのため、リップルキャリー出力端子RC1には、低
レベル“0"の信号が出力されたままとなる。When the data output to the count output terminals Q12, Q11 and Q10 are all high level "1", the AND circuit AND2
A low-level “0” signal is output to the output side of the D flip-flop 1 via the data selector DS21.
When a low-level “0” signal is supplied to the D terminal of DFF21 and a low-level “0” signal is output to the terminal of the D flip-flop DFF22, all data output to the count output terminals Q12, Q11 and Q10 at the same clock are low-level “0”. , A high-level “1” signal is output to the terminal of the D flip-flop DFF21. Therefore, a low-level “0” signal remains output to the ripple carry output terminal RC1.
そして、以後１クロックごとに、カウント出力端子Q1
2,Q11およびQ10に出力されるデータがカウントアップし
ていき、その間カウント出力端子Q15,Q14およびQ13に出
力されるデータは、全て高レベル“1"のまま保持される
と共に、ＤフリップフロップDFF22の端子には低レベ
ル“0"の信号が出力され続ける。Then, after each clock, the count output terminal Q1
2, the data output to Q11 and Q10 are counted up, during which the data output to the count output terminals Q15, Q14 and Q13 are all kept at high level "1" and the D flip-flop DFF22 A low-level “0” signal is continuously output to the terminal.
そして、あるクロックでカウント出力端子Q12,Q11お
よびQ10に出力されるデータが全て高レベル“1"となる
とき、ＤフリップフロップDFF21の端子には低レベル
“0"の信号が出力される。そのため、リップルキャリー
出力端子RC1には高レベル“1"の信号が出力される。つ
まり、本例において、同期式カウンタ動作をしていると
きには、カウント出力端子Q15〜Q10に出力されるデータ
が全て“1"となるとき、リップリキャリー出力端子RC1
にも高レベル“1"の信号が出力される。Then, when all the data output to the count output terminals Q12, Q11 and Q10 at a certain clock become high level "1", a signal of low level "0" is output to the terminal of the D flip-flop DFF21. Therefore, a high-level “1” signal is output to the ripple carry output terminal RC1. That is, in the present example, when the synchronous counter operation is being performed, when the data output to the count output terminals Q15 to Q10 are all “1”, the lip re-carry output terminal RC1
Also, a high level "1" signal is output.
このように本例においては、同期式プログラマブルカ
ウンタとして動作する。As described above, in this example, it operates as a synchronous programmable counter.
このように本例によれば、６ビット構成を３ビット構
成の下位ビットカウンタ10および上位ビットカウンタ20
に２分割して構成したので、下位ビットにより最上位ま
での各ビットのカウントアップを制御する必要がなくな
り、したがって、下位ビットになるほど増えていたファ
ンアウト数および配線長が減少し、高速動作を実現する
ことができる。As described above, according to this embodiment, the lower bit counter 10 and the upper bit counter 20 each having a 6-bit configuration and a 3-bit configuration are used.
, It is not necessary to control the count-up of each bit up to the most significant bit by the lower bits, so that the number of fan-outs and wiring length, which have increased as the number of lower bits decreases, reduce the speed of operation. Can be realized.
また、下位ビットカウンタ10から上位ビットカウンタ
20を制御するキャリーをクロックと同期して出力させる
ので、カウントアップ制御ゲートを構成するノア回路の
入力数は、上位ビットカウンタ20および下位ビットカウ
ンタ10でほぼ等しく、上位ビットにおいても、従来の半
分ですみ、動作速度の高速化を図ることができる。Also, from the lower bit counter 10 to the upper bit counter
Since the carry controlling 20 is output in synchronization with the clock, the number of inputs of the NOR circuit constituting the count-up control gate is almost equal in the upper bit counter 20 and the lower bit counter 10, and the upper bit is half the conventional number. Thus, the operation speed can be increased.
さらに、下位ビットカウンタ10のキャリーを利用して
リップルキャリーをクロックと同期させて出力させてい
るので、リップルキャリー出力ゲートを構成するノア回
路NOR16の入力数が２となり、リップルキャリー出力端
子へのキャリーの出力遅延時間を著しく低減することが
できる。Further, since the ripple carry is output in synchronization with the clock by using the carry of the lower bit counter 10, the number of inputs of the NOR circuit NOR16 constituting the ripple carry output gate becomes two, and the carry to the ripple carry output terminal is carried out. Can be significantly reduced.
なお、上述した実施例は６ビットのものを示したが、
一般にＮビットのものを同様にして構成することができ
る。Although the above-described embodiment has shown the case of 6 bits,
In general, an N-bit device can be similarly configured.
［発明の効果］ 以上述べたこの発明によれば、Ｎビット構成を上位と
下位に２分割するので、下位ビットになるほど増えてい
たファンアウト数および配線長が減少する。また、下位
ビットカウンタから上位ビットカウンタを制御するキャ
リーをクロックと同期して出力させるので、カウントア
ップ制御ゲートの入力数は上位ビットにおいても略N/2
ですむ。従って、動作速度の高速化を図ることができ
る。[Effects of the Invention] According to the present invention described above, since the N-bit configuration is divided into upper and lower bits, the number of fanouts and the wiring length, which increase as the number of lower bits decreases, decrease. In addition, since the carry controlling the upper bit counter is output from the lower bit counter in synchronization with the clock, the number of inputs of the count-up control gate is approximately N / 2 even in the upper bit.
No problem. Therefore, the operation speed can be increased.
また、下位ビットカウンタからのキャリーを利用して
Ｎビットカウンタのリップルキャリーをクロックと同期
させて出力させるので、リップルキャリー出力ゲートの
入力数が２となって、リップルキャリーの出力遅延時間
を著しく低減することができる。In addition, since the ripple carry of the N-bit counter is output in synchronization with the clock using the carry from the lower bit counter, the number of inputs of the ripple carry output gate becomes 2, and the output delay time of the ripple carry is significantly reduced. can do.
第１図はこの発明の一実施例を示す構成図、第２図は従
来の構成図である。 CE1……カウントイネーブル信号入力端子 LOD1……ロードイネーブル信号入力端子 CK1……クロック入力端子 CLR1……リセット信号入力端子 D10〜D15……データ入力端子 Q10〜Q15……カウント出力端子 RC1……リップルキャリー出力端子 DS10〜DS15,DS21,DS22……データセレクタ DFF10〜DFF15,DFF21,DFF22……Ｄフリップフロップ EOR10,EOR13……イクスクルーシブオア回路 ENOR11,ENOR12,ENOR14,ENOR15……イクスクルーシブノ
ア回路 NOR11,NOR12,NOR14,NOR15,NOR16……ノア回路 AND21,AND22,AND23,AND24……アンド回路 I11,I12,I13……インバータFIG. 1 is a block diagram showing one embodiment of the present invention, and FIG. 2 is a block diagram showing a conventional configuration. CE1 Count enable signal input terminal LOD1 Load enable signal input terminal CK1 Clock input terminal CLR1 Reset signal input terminal D10 to D15 Data input terminal Q10 to Q15 Count output terminal RC1 Ripple carry Output terminals DS10 to DS15, DS21, DS22 ... Data selector DFF10 to DFF15, DFF21, DFF22 ... D flip-flops EOR10, EOR13 ... Exclusive OR circuit ENOR11, ENOR12, ENOR14, ENOR15 ... Exclusive NOR circuit NOR11 , NOR12, NOR14, NOR15, NOR16 …… NOR circuit AND21, AND22, AND23, AND24 …… AND circuit I11, I12, I13 …… Inverter
Claims (1)
プ、Ｎ個のデータ入力端子、ロードイネーブル信号入力
端子、カウントイネーブル信号入力端子、リセット信号
入力端子、クロック入力端子、Ｎ個の出力端子およびリ
ップルキャリー出力端子を有する同期式プログラマブル
カウンタにおいて、 Ｎビットを上位と下位に分割して、上位ビットカウンタ
と下位ビットカウンタとを構成すると共に、 上記下位ビットカウンタを構成する最下位ビットのＤフ
リップフロップの内容が“0"、他の上位ビットのＤフリ
ップフロップの内容がすべて“1"になったことを検出し
て検出信号を出力する検出手段と、 該検出手段よりの検出信号をそのデータ入力に受けると
共に、上記上位ビットカウンタ及び下位ビットカウンタ
を構成する上記Ｄフリップフロップと同一のクロックを
そのクロック入力に受けるキャリー出力用Ｄフリップフ
ロップとを設け、 該キャリー出力用Ｄフリップフロップの出力信号を上記
上位ビットカウンタへのカウントイネーブル信号とする
ことを特徴とする同期式プログラマブルカウンタ。1. N flip-flops (N is a positive number), N data input terminals, load enable signal input terminals, count enable signal input terminals, reset signal input terminals, clock input terminals, and N flip-flops In the synchronous programmable counter having an output terminal and a ripple carry output terminal, N bits are divided into an upper bit and a lower bit to form an upper bit counter and a lower bit counter, and the least significant bit forming the lower bit counter Detecting means for detecting that the contents of the D flip-flop of "1" have become "0" and the contents of the D flip-flops of the other upper bits have all become "1", and outputting a detection signal; And the D flip-flop constituting the upper bit counter and the lower bit counter. And a carry output D flip-flop receiving the same clock as its clock at its clock input, wherein an output signal of the carry output D flip-flop is used as a count enable signal to the upper bit counter. Programmable counter.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163847A JP2733251B2 (en) | 1988-06-30 | 1988-06-30 | Synchronous programmable counter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63163847A JP2733251B2 (en) | 1988-06-30 | 1988-06-30 | Synchronous programmable counter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0213128A JPH0213128A (en) | 1990-01-17 |
| JP2733251B2 true JP2733251B2 (en) | 1998-03-30 |
Family
ID=15781886
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63163847A Expired - Fee Related JP2733251B2 (en) | 1988-06-30 | 1988-06-30 | Synchronous programmable counter |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2733251B2 (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR950015184B1 (en) * | 1993-11-08 | 1995-12-23 | 삼성전자주식회사 | Synchronous binary counter |
| DE60041954D1 (en) * | 2000-02-14 | 2009-05-20 | St Microelectronics Srl |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59221031A (en) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | Frequency dividing circuit |
| JP2702111B2 (en) * | 1985-12-25 | 1998-01-21 | 日本電気株式会社 | Multi-stage frequency dividing binary counter |
-
1988
- 1988-06-30 JP JP63163847A patent/JP2733251B2/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0213128A (en) | 1990-01-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4891825A (en) | Fully synchronized programmable counter with a near 50% duty cycle output signal | |
| US5459855A (en) | Frequency ratio detector for determining fixed frequency ratios in a computer system | |
| GB1478736A (en) | Viterbi decoder | |
| US20210255685A1 (en) | System and method for compensating for a droop event | |
| US4741004A (en) | High-speed programmable divide-by-N counter | |
| JP2733251B2 (en) | Synchronous programmable counter | |
| US3484699A (en) | Dividing circuit with binary logic switch in feedback circuit to change dividing factor | |
| US6097782A (en) | Multi-modulus frequency divider | |
| US3109990A (en) | Ring counter with unique gating for self correction | |
| US2984824A (en) | Two-way data compare-sort apparatus | |
| US10901018B2 (en) | System and method for droop detection | |
| CN108039885A (en) | A kind of high speed dividing method and there is the high-speed frequency divider of duty cycle adjustment | |
| US5940599A (en) | Data processor | |
| CN207896957U (en) | A kind of high-speed frequency divider | |
| JPH022213A (en) | Phase locked loop | |
| JP2557954B2 (en) | Presettable counter | |
| CN207896958U (en) | A kind of high-speed frequency divider with duty cycle adjustment function | |
| CN110460328A (en) | Arbitrary integer frequency divider and phase-locked loop systems | |
| US3088095A (en) | Ring checking circuit | |
| JPH0352041Y2 (en) | ||
| JPS60142622A (en) | Digital pll circuit | |
| JPH07170173A (en) | Variable frequency dividing circuit | |
| JP2804421B2 (en) | Coefficient switching prescaler | |
| JPS5935453B2 (en) | Interrupt priority determination circuit | |
| JPH0529924A (en) | 1/9 frequency divider circuit |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |