JP2720635B2 - Method for manufacturing semiconductor light emitting device - Google Patents
Method for manufacturing semiconductor light emitting deviceInfo
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Description
【０００１】[0001]
【産業上の利用分野】本発明は光通信、光情報処理で用
いられる半導体発光素子及びアレイ、マトリックス素子
に関する。特に半導体発光素子の製造工程におけるリソ
グラフィの工程を少なくし、歩留りが向上することが可
能な半導体発光素子の製造方法に関するものである。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor light emitting device, an array, and a matrix device used in optical communication and optical information processing. In particular, the present invention relates to a method for manufacturing a semiconductor light emitting device that can reduce the number of lithography steps in the manufacturing process of the semiconductor light emitting device and improve the yield.
【０００２】[0002]
【従来の技術】光並列伝送系においてアレイ発光素子
は、交換機やコンピュータ等での並列インターフェイス
への応用が期待されている。特に発光ダイオードアレイ
は、温度安定性に優れていることや駆動回路が簡単なこ
とから需要が多くなると予想される。2. Description of the Related Art In an optical parallel transmission system, an array light emitting element is expected to be applied to a parallel interface in an exchange or a computer. In particular, demand for light emitting diode arrays is expected to increase due to their excellent temperature stability and their simple driving circuit.
【０００３】しかし、アレイ化に伴いその製造工程にお
ける歩留り向上は困難になる。つまり、単体での歩留り
が９割であるなら、１５チャンネルのアレイでは約２１
％の歩留りにしかならない。従って、製造工程の十分な
検討が課題となってくる。However, it is difficult to improve the yield in the manufacturing process with the array. In other words, if the yield of a single device is 90%, a 21-channel array has about 21%.
% Yield only. Therefore, a thorough study of the manufacturing process becomes an issue.
【０００４】図８には、従来構造の発光ダイオードの断
面図を示す。結晶ウェハは、ｎ+ −ＩｎＰ基板１上に液
相成長法（ＬＰＥ）によりｎ+ −ＩｎＰバッファ層２を
成長した後、ｐ+ −ＩｎＧａＡｓＰ活性層３、ｐ−Ｉｎ
Ｐ層４、ｐ+ −ＩｎＧａＡｓＰキャップ層５（この層
は、拡散工程を含む）を順次成長した構造である。選択
的メサエッチングによりメサ型に発光部分とｎ型電極部
を作製し、パッシベーション膜としてＳｉ3 Ｎ4 ／Ｓｉ
Ｏ2 ６の二層膜をつけ、ｐ型オーミック電極７にはＴｉ
／Ｐｔをつけ、ｎ型オーミック電極８にはＡｕＧｅＮｉ
／ＡｕＮｉをつけ、パッド電極９を形成した。裏面には
反射防止膜１０をつけ、発光効率を上げている。さらに
ｐ型及びｎ型オーミック電極、それぞれ７と８には、Ａ
ｕバンプ１１をつけ、フリップチップ実装をも可能にし
ている。FIG. 8 is a sectional view of a conventional light emitting diode. After growing an n + -InP buffer layer 2 on a n + -InP substrate 1 by liquid phase epitaxy (LPE), a p + -InGaAsP active layer 3 and a p-In
The structure is such that a P layer 4 and ap + -InGaAsP cap layer 5 (this layer includes a diffusion step) are sequentially grown. A light emitting portion and an n-type electrode portion are formed in a mesa shape by selective mesa etching, and Si 3 N 4 / Si is formed as a passivation film.
A two-layer film of O 2 6 is formed, and the p-type ohmic electrode 7 is made of Ti
/ Pt, and AuGeNi is applied to the n-type ohmic electrode 8.
/ AuNi was applied to form a pad electrode 9. An anti-reflection film 10 is provided on the back surface to increase luminous efficiency. Furthermore, p-type and n-type ohmic electrodes, 7 and 8, respectively, have A
U bumps 11 are provided to enable flip chip mounting.
【０００５】上記の発光ダイオードの製造工程の概略図
を図９から図１３に示す。以下に製造工程の説明をす
る。[0005] FIGS. 9 to 13 are schematic views showing the steps of manufacturing the above-mentioned light emitting diode. The manufacturing process will be described below.
【０００６】工程１．拡散（全面）、図９（Ａ） 石英アンプル中に９９．９９９９％のＺｎＡｓ2 とノン
ドープＩｎＰとＩｎＰ基板１上に結晶成長によりダブル
ヘテロ構造を形成したウェハ１５を真空封じし、４５０
〜５５０℃の任意の温度で熱処理をしｐ+ −Ｚｎ拡散領
域１２を作製する。Step 1. Diffusion (entire surface), FIG. 9 (A) 99.9999% of ZnAs 2 and non-doped InP in a quartz ampoule and the wafer 15 having a double hetero structure formed by crystal growth on the InP substrate 1 are vacuum sealed, 450
Heat treatment is performed at an arbitrary temperature of about 550 ° C. to form a p + -Zn diffusion region 12.
【０００７】工程２．ＳｉＯ2 成膜、図９（Ｂ） ｎ+ −ＩｎＰ基板１の成長層側に熱ＣＶＤによりＳｉＯ
2 １３を０．２５μｍ成膜する。Step 2. SiO 2 film formation, FIG. 9 (B) SiO 2 is formed on the growth layer side of the n + -InP substrate 1 by thermal CVD.
2 13 to 0.25μm film formation.
【０００８】工程３．パターニング、図９（Ｃ） 成長層側にレジストを塗布し、フォトレジスト法により
マスクパターンを転写し、ＳｉＯ2 １３を選択除去す
る。Step 3. Patterning, FIG. 9C A resist is applied to the growth layer side, a mask pattern is transferred by a photoresist method, and SiO 2 13 is selectively removed.
【０００９】工程４．パターニング、図９（Ｄ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
よりマスクパターンを転写する。Step 4. Patterning, FIG. 9 (D) A resist 14 is applied on the growth layer side, and a mask pattern is transferred by a photoresist method.
【００１０】工程５．メサエッチング、図１０（Ａ） 臭素メチルアルコールエッチング液により選択エッチン
グを行う。その後、レジスト１４とＳｉＯ2 １３を除去
する。Step 5. Mesa etching, FIG. 10A Selective etching is performed using a bromine methyl alcohol etching solution. After that, the resist 14 and the SiO 2 13 are removed.
【００１１】 工程６．Ｓｉ3 Ｎ4 ／ＳｉＯ2 成膜、図１０（Ｂ） 成長層側にプラズマＣＶＤと熱ＣＶＤによりＳｉ3 Ｎ4
／ＳｉＯ2 ６を成膜する。Step 6 Si 3 N 4 / SiO 2 film formation, FIG. 10 (B) Si 3 N 4 is formed on the growth layer side by plasma CVD and thermal CVD.
/ SiO 2 6 is deposited.
【００１２】工程７．パターニング、図１０（ｃ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
よりマスクパターンを転写する。その後Ｓｉ3 Ｎ4 ／Ｓ
ｉＯ2 ６をウエットエッチングで選択除去する。Step 7. Patterning, FIG. 10C A resist 14 is applied on the growth layer side, and a mask pattern is transferred by a photoresist method. After that, Si 3 N 4 / S
The iO 2 6 is selectively removed by wet etching.
【００１３】工程８．パターニング、図１１（Ａ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
よりマスクパターンを転写する。Step 8. Patterning, FIG. 11A A resist 14 is applied to the growth layer side, and a mask pattern is transferred by a photoresist method.
【００１４】 工程９．ｐ型電極形成とアロイ、図１１（Ｂ） 成長層側に真空蒸着法により、１０- 6 ｔｏｒｒ以下の
真空度のもとでＴｉ／Ｐｔを蒸着し、レジスト１４を除
去しリフトオフしｐ型オーミック電極７を形成する。そ
の後、熱処理炉で所定のアロイ温度で熱処理を施す。Step 9 p-type electrode formation alloyed by FIG 11 (B) vacuum deposition growth layer side, 10 - the under Ti / Pt of 6 torr following degree of vacuum deposition, resist 14 is removed lifted off p-type ohmic An electrode 7 is formed. Thereafter, heat treatment is performed at a predetermined alloy temperature in a heat treatment furnace.
【００１５】 工程１０．パターニングとエッチング、図１１（Ｃ） ｎ+ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。その後、パッシベーション膜としてＳｉ3 Ｎ4 ／Ｓ
ｉＯ2 膜６を選択除去し、レジスト１４を除去する。メ
サ部分は簡略のため図示していない。以下の図も同様。Step 10. Patterning and etching, FIG. 11 (C) A resist 14 is applied on the growth layer side of the n + -InP substrate 1, and a mask pattern is transferred by a photoresist method. Then, Si 3 N 4 / S is used as a passivation film.
The iO 2 film 6 is selectively removed, and the resist 14 is removed. The mesa portion is not shown for simplicity. The same applies to the following figures.
【００１６】工程１１．パターニング、図１１（Ｄ） ｎ+ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。Step 11. Patterning, FIG. 11 (D) A resist 14 is applied on the growth layer side of the n + -InP substrate 1, and a mask pattern is transferred by a photoresist method.
【００１７】工程１２．ｎ型電極形成、図１２（Ａ） ｎ+ −ＩｎＰ基板１の成長層側に真空蒸着法により、１
０-6 ｔｏｒｒ以下の真空度のもとでＡｕＧｅＮｉ／Ａ
ｕＮｉを蒸着しｎ型オーミック電極８を形成する。蒸着
後、レジスト１４を除去しリフトオフする。その後、熱
処理炉で所定のアロイ温度で熱処理を施す。Step 12. Formation of n-type electrode, FIG. 12 (A) On the growth layer side of n + -InP substrate 1, 1 was formed by vacuum evaporation.
AuGeNi / A under a vacuum of 0 -6 torr or less
uNi is deposited to form an n-type ohmic electrode 8. After the deposition, the resist 14 is removed and lift-off is performed. Thereafter, heat treatment is performed at a predetermined alloy temperature in a heat treatment furnace.
【００１８】工程１３．パターニング、図１２（Ｂ） ｎ+ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。Step 13. Patterning, FIG. 12 (B) A resist 14 is applied on the growth layer side of the n + -InP substrate 1, and a mask pattern is transferred by a photoresist method.
【００１９】工程１４．パッド電極形成、図１２（Ｃ） ｎ+ −ＩｎＰ基板１の成長層側に真空蒸着法により、１
０-6 ｔｏｒｒ以下の真空度のもとでＴｉ／Ａｕを蒸着
しパッド電極９を形成する。蒸着後、レジスト１４を除
去しリフトオフを行う。Step 14. Pad electrode formation, FIG. 12 (C) On the growth layer side of the n + -InP substrate 1, 1
A pad electrode 9 is formed by evaporating Ti / Au under a vacuum of 0 −6 torr or less. After the deposition, the resist 14 is removed and lift-off is performed.
【００２０】工程１５．パターニング、図１３（Ａ） ｎ+ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。Step 15. Patterning, FIG. 13 (A) A resist 14 is applied to the growth layer side of the n + -InP substrate 1, and a mask pattern is transferred by a photoresist method.
【００２１】工程１６．Ａｕメッキ、図１３（Ｂ） Ａｕメッキを行い、Ａｕバンプ１１を形成する。その
後、レジスト１４を除去する。Step 16. Au plating, FIG. 13B Au plating is performed to form Au bumps 11. After that, the resist 14 is removed.
【００２２】工程１７．裏面研磨、図１３（Ｃ） ｎ+ −ＩｎＰ基板１の裏側を鏡面研磨し、試料の厚さを
１００〜２００μｍの任意の厚さにする。オーミック電
極を簡略のため図示していない。以下の図も同様。Step 17. Back Polishing, FIG. 13 (C) The back side of the n + -InP substrate 1 is mirror polished, and the thickness of the sample is set to an arbitrary thickness of 100 to 200 μm. The ohmic electrode is not shown for simplicity. The same applies to the following figures.
【００２３】 工程１８．ＡＲコーティング、図１３（Ｄ） ｎ+ −ＩｎＰ基板１の裏側に反射防止膜１０をプラズマ
ＣＶＤにより成膜する。Step 18. AR coating, FIG. 13D An antireflection film 10 is formed on the back side of the n + -InP substrate 1 by plasma CVD.
【００２４】以上の製造工程で、図８の発光ダイオード
が作製される。Through the above manufacturing steps, the light emitting diode of FIG. 8 is manufactured.
【００２５】[0025]
【発明が解決しようとする課題】図１４に上述した従来
の製造工程における発光ダイオードのアレイ化した場合
のチャンネル数に対するアレイ素子の完動品（全て正常
に動作するもの）の歩留り率を示す。単体では、９０％
程度の歩留りであるのに対し、アレイ化を行うと１５チ
ャンネルの場合２０％程度しかならない。この原因は、
ｐ型オーミック電極７のショートが大きく占める。前記
工程７でウェットエッチングを行っているために、メサ
径のウェハ面内のばらつきが大きく、更にｐ型電極形成
のためのパターニング（工程７）での目合わせの許容度
が２ミクロン（μｍ）程度しかないため、露光機ではズ
レが大きくなり易い。従って素子特性の劣化があり、ま
た面内均一性も悪くなっていた。FIG. 14 shows the yield ratio of fully-operated array elements (all normally operating) with respect to the number of channels when the light emitting diodes are arrayed in the conventional manufacturing process described above. 90% alone
While the yield is of the order, when arraying is performed, only about 20% is obtained in the case of 15 channels. This is because
The short circuit of the p-type ohmic electrode 7 occupies a large portion. Since the wet etching is performed in the step 7, the mesa diameter in the wafer surface largely varies, and the tolerance of the alignment in the patterning (step 7) for forming the p-type electrode is 2 microns (μm). The deviation is likely to be large in an exposure machine because the degree is only small. Therefore, the device characteristics deteriorated, and the in-plane uniformity also deteriorated.
【００２６】こうした問題は、発光ダイオードのアレイ
化を行う場合、歩留りの低下となりコストが上がり需要
にあわない。Such a problem is that when the light emitting diodes are arrayed, the yield is reduced, the cost is increased, and the demand is not met.
【００２７】本発明は、上記の課題を克服し、製造工程
が簡単で歩留り向上が可能な半導体発光素子の製造方法
を提供することを目的とする。It is an object of the present invention to provide a method of manufacturing a semiconductor light emitting device which overcomes the above-mentioned problems, has a simple manufacturing process, and can improve the yield.
【００２８】[0028]
【課題を解決するための手段】本発明の半導体発光素子
の製造方法は、基板上に活性層を含む半導体層を形成す
る工程と、ｐ+ 領域を拡散によって作製する拡散工程
と、メサ形状に選択エッチングを行いメサ型の発光領域
をつくるエッチング工程と、パッシベーション膜を成膜
する成膜工程と、メサ上部にｐ型電極を形成するための
パッシベーション膜のパターニングをドライエッチング
により行う工程と、ｐ型及びｎ型のオーミック電極とア
ロイをそれぞれ行う工程と、金バンプを形成する工程
と、半導体基板を薄くする研磨工程とを含むことを特徴
とする。According to the present invention, there is provided a method of manufacturing a semiconductor light emitting device, comprising the steps of: forming a semiconductor layer including an active layer on a substrate; forming a p + region by diffusion; An etching step of forming a mesa-type light emitting region by performing selective etching, a film forming step of forming a passivation film, a step of performing patterning of the passivation film for forming a p-type electrode on the mesa by dry etching, The method is characterized in that the method includes a step of performing alloying with the type and n-type ohmic electrodes, a step of forming a gold bump, and a polishing step of thinning the semiconductor substrate.
【００２９】[0029]
【作用】本発明は、半導体発光素子の製造工程におい
て、ｐ型電極形成のためにドライエッチング技術を用い
るこによりリソグラフィ工程において工数を減らすこと
ができ、しかも目あわせなしで、電極形成部を正確に形
成できる。従って素子のショートがなくなり歩留りが向
上する。またエッチング工程での面内のばらつきも小さ
くなるので、素子特性の面内均一性も向上する。According to the present invention, it is possible to reduce the number of steps in the lithography process by using a dry etching technique for forming a p-type electrode in the manufacturing process of a semiconductor light emitting device, and to precisely adjust the electrode forming portion without any alignment. Can be formed. Therefore, the short circuit of the element is eliminated and the yield is improved. Further, the in-plane variation in the etching process is reduced, so that the in-plane uniformity of the element characteristics is also improved.
【００３０】[0030]
【実施例】本発明の実施例をＩｎＰ／ＩｎＧａＡｓＰ発
光ダイオードを例にとって説明する。DESCRIPTION OF THE PREFERRED EMBODIMENTS Embodiments of the present invention will be described by taking an InP / InGaAsP light emitting diode as an example.
【００３１】図１は、本発明の実施例によるメサ型発光
ダイオードの断面図である。結晶ウェハー１５は、ｎ+
−ＩｎＰ基板１上に液相成長法（ＬＰＥ）によりｎ+ −
ＩｎＰバッファ層２を成長した後、ｐ+−ＩｎＧａＡｓ
Ｐ活性層３、ｐ−ＩｎＰ層４、ｐ+ −ＩｎＧａＡｓＰキ
ャップ層５を順次成長した構造である。選択的メサエッ
チングによりメサ型に発光部分を作製し、パッシベーシ
ョン膜としてＳｉ3 Ｎ4 ／ＳｉＯ2 ６の二層膜をつけ、
ｐ型オーミック電極７にはＴｉ／Ｐｔ、パッド電極９を
つけ、ｎ型オーミック電極８にはＡｕＧｅＮｉ／ＡｕＮ
ｉ、パッド電極９を同一面上につけた。裏面には反射防
止膜１０をつけ、発光効率を上げている。さらにｐ、ｎ
側には、Ａｕバンプ１１をつけ、フリップチップ実装を
も可能にした。FIG. 1 is a sectional view of a mesa light emitting diode according to an embodiment of the present invention. The crystal wafer 15 has n +
N + − on InP substrate 1 by liquid phase epitaxy (LPE)
After growing the InP buffer layer 2, p + -InGaAs
This is a structure in which a P active layer 3, a p-InP layer 4, and a p + -InGaAsP cap layer 5 are sequentially grown. A light emitting portion is formed in a mesa shape by selective mesa etching, and a two-layer film of Si 3 N 4 / SiO 2 6 is formed as a passivation film.
The p-type ohmic electrode 7 is provided with Ti / Pt and a pad electrode 9, and the n-type ohmic electrode 8 is provided with AuGeNi / AuN.
i, the pad electrode 9 was provided on the same surface. An anti-reflection film 10 is provided on the back surface to increase luminous efficiency. Furthermore, p, n
On the side, Au bumps 11 were attached, so that flip-chip mounting was also possible.
【００３２】上記の発光ダイオードの製造工程の概略図
を図２から図６に示し、以下に製造工程の説明を行う。FIGS. 2 to 6 show schematic views of the manufacturing process of the above-mentioned light emitting diode, and the manufacturing process will be described below.
【００３３】工程１．拡散、図２（Ａ） 石英アンプル中で９９．９９９９％のＺｎＡｓ2 とノン
ドープＩｎＰとウェハを真空封じし、４５０〜５５０℃
の任意の温度で熱処理をしｐ+Ｚｎ拡散領域１２を作製
する。Step 1. Diffusion, FIG. 2 (A) 99.9999% ZnAs 2 , non-doped InP and a wafer are vacuum-sealed in a quartz ampoule, and 450 to 550 ° C.
Heat treatment is performed at an arbitrary temperature to form ap + Zn diffusion region 12.
【００３４】工程２．ＳｉＯ2 成膜、図２（Ｂ） ｎ+ −ＩｎＰ基板１の成長層側に熱ＣＶＤによりＳｉＯ
2 １３を０．２５μｍ成膜する。Step 2. SiO 2 film, FIG. 2 (B) SiO 2 was formed on the growth layer side of n + -InP substrate 1 by thermal CVD.
2 13 to 0.25μm film formation.
【００３５】工程３．パターニング図２（Ｃ） ＳｉＯ2 １３上にレジストを塗布し、フォトレジスト法
によりマスクパターンを転写し、ＳｉＯ2 １３を選択除
去する。Step 3. Patterning FIG. 2 (C) A resist is applied on the SiO 2 13, a mask pattern is transferred by a photoresist method, and the SiO 2 13 is selectively removed.
【００３６】工程４．パターニング、図２（Ｄ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
よりマスクパターンを転写する。Step 4. Patterning, FIG. 2 (D) A resist 14 is applied to the growth layer side, and a mask pattern is transferred by a photoresist method.
【００３７】工程５．メサエッチング、図３（Ａ） 臭素メチルアルコールエッチング液により選択エッチン
グを行う。その後、レジスト１４とＳｉＯ2 １３を除去
する。これにより、発光領域となるメサ部分が形成され
る。またここでは同時に、ｎ型オーミック電極形成部分
も形成している。Step 5 Mesa etching, FIG. 3 (A) Selective etching is performed using a bromine methyl alcohol etching solution. After that, the resist 14 and the SiO 2 13 are removed. As a result, a mesa portion serving as a light emitting region is formed. Here, at the same time, an n-type ohmic electrode forming portion is also formed.
【００３８】 工程６．Ｓｉ3 Ｎ4 ／ＳｉＯ2 成膜、図３（Ｂ） 成長層側にプラズマＣＶＤと熱ＣＶＤによりそれぞれＳ
ｉ3 Ｎ4／ＳｉＯ2 膜６を成膜する。この膜がパッシベ
ーション膜である。Step 6 Si 3 N 4 / SiO 2 film formation, FIG. 3 (B) S on the growth layer side by plasma CVD and thermal CVD, respectively.
An i 3 N 4 / SiO 2 film 6 is formed. This film is a passivation film.
【００３９】工程７．パターニング、図３（Ｃ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
より第１のマスクパターンを転写する。これによりメサ
の上部のみレジストを除去する。Step 7. Patterning, FIG. 3C A resist 14 is applied on the growth layer side, and a first mask pattern is transferred by a photoresist method. This removes the resist only on the upper part of the mesa.
【００４０】工程８．パターニング、図３（Ｄ） 成長層側にレジスト１４を塗布し、第２のマスクパター
ンを形成する。このマスクには難しい目合せのパターニ
ングは不要である。Step 8. Patterning, FIG. 3 (D) A resist 14 is applied on the growth layer side to form a second mask pattern. This mask does not require difficult alignment patterning.
【００４１】工程９．エッチング、図４（Ａ） ドライエッチング装置により、レジスト１４とＳｉ3 Ｎ
4 ／ＳｉＯ2 ６をメサ部分の頂上のＩｎＧａＡｓＰキャ
ップ層５（拡散領域１２）があらわれるまでエッチング
する。その後、レジスト１４を除去する。この工程にお
いてドライエッチングでレジスト１４及びＳｉ3 Ｎ4 ／
ＳｉＯ2 膜６をエッチングすると、メサ上部はレジスト
が１層なので回りより早く表面が露出する。このときサ
イドエッチングがないので、良好なｐ型電極形成部分
を、面内均一性良く作製できる。Step 9. Etching, FIG. 4 (A) The resist 14 and Si 3 N were etched by a dry etching apparatus.
The 4 / SiO 2 6 is etched until the InGaAsP cap layer 5 (diffusion region 12) on the top of the mesa portion appears. After that, the resist 14 is removed. In this step, the resist 14 and Si 3 N 4 /
When etching the SiO 2 film 6, the mesa top resist is faster surface than around exposed because one layer. At this time, since there is no side etching, a good p-type electrode formation portion can be manufactured with good in-plane uniformity.
【００４２】工程１０．パターニング、図４（Ｂ） 成長層側にレジスト１４を塗布し、フォトレジスト法に
よりマスクパターンを転写する。Step 10. Patterning, FIG. 4B A resist 14 is applied on the growth layer side, and a mask pattern is transferred by a photoresist method.
【００４３】 工程１１．ｐ型電極形成とアロイ、図４（Ｃ） 成長層側に真空蒸着法により、１０- 6 ｔｏｒｒ以下の
真空度のもとでＴｉ／Ｐｔを蒸着し、リフトオフでｐ型
オーミック電極７を形成する。その後、熱処理炉で所定
のアロイ温度で熱処理を施す。Step 11 p-type electrode formation alloyed by FIG 4 (C) vacuum evaporation deposition layer side, 10 - the under Ti / Pt of 6 torr or less degree of vacuum deposited to form a p-type ohmic electrode 7 by a lift-off . Thereafter, heat treatment is performed at a predetermined alloy temperature in a heat treatment furnace.
【００４４】 工程１２．パターニングとエッチング、図４（Ｄ） ｎ+ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。その後、Ｓｉ3 Ｎ4／ＳｉＯ2 ６を選択除去する。
メサ部分は簡略のため図示していない。以下同じ。Step 12. Patterning and etching, FIG. 4 (D) A resist 14 is applied on the growth layer side of the n + -InP substrate 1, and a mask pattern is transferred by a photoresist method. After that, Si 3 N 4 / SiO 2 6 is selectively removed.
The mesa portion is not shown for simplicity. same as below.
【００４５】工程１３．パターニング、図５（Ａ） ｎ+ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。Step 13. Patterning, FIG. 5 (A) A resist 14 is applied on the growth layer side of the n + -InP substrate 1, and a mask pattern is transferred by a photoresist method.
【００４６】工程１４．ｎ型電極形成、図５（Ｂ） ｎ+ −ＩｎＰ基板１の成長層側に真空蒸着法により、１
０-6 ｔｏｒｒ以下の真空度のもとでＡｕＧｅＮｉ／Ａ
ｕＮｉを蒸着しｎ型オーミック電極８を形成する。蒸着
後、リフトオフする。その後熱処理炉でアロイを行な
う。Step 14. Formation of n-type electrode, FIG. 5 (B) On the growth layer side of n + -InP substrate 1,
AuGeNi / A under a vacuum of 0 -6 torr or less
uNi is deposited to form an n-type ohmic electrode 8. After deposition, lift off. Thereafter, alloying is performed in a heat treatment furnace.
【００４７】工程１５．パターニング、図５（Ｃ） ｎ+ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。Step 15. Patterning, FIG. 5 (C) A resist 14 is applied on the growth layer side of the n + -InP substrate 1, and a mask pattern is transferred by a photoresist method.
【００４８】工程１６．パッド電極形成、図５（Ｄ） ｎ+ −ＩｎＰ基板１の成長層側に真空蒸着法により、１
０-6 ｔｏｒｒ以下の真空度のもとでＴｉ／Ａｕを蒸着
しパッド電極９を形成する。蒸着後、リフトオフを行
う。Step 16 Pad electrode formation, FIG. 5 (D) On the growth layer side of the n + -InP substrate 1, 1
A pad electrode 9 is formed by evaporating Ti / Au under a vacuum of 0 −6 torr or less. After deposition, lift-off is performed.
【００４９】工程１７．パターニング、図６（Ａ） ｎ+ −ＩｎＰ基板１の成長層側にレジスト１４を塗布
し、フォトレジスト法によりマスクパターンを転写す
る。Step 17. Patterning, FIG. 6 (A) A resist 14 is applied on the growth layer side of the n + -InP substrate 1, and a mask pattern is transferred by a photoresist method.
【００５０】工程１８．Ａｕメッキ、図６（Ｂ） Ａｕメッキを行い、Ａｕバンプ１１を形成する。その
後、レジスト１４を除去する。Step 18. Au plating, FIG. 6B Au plating is performed to form Au bumps 11. After that, the resist 14 is removed.
【００５１】工程１９．裏面研磨、図６（Ｃ） ｎ+ −ＩｎＰ基板１の裏側を鏡面研磨し、試料の厚さを
１００〜２００μｍの任意の厚さにする。オーミック電
極部は簡略にするため、図示していない。以下同じ。Step 19. Back Polishing, FIG. 6 (C) The back side of the n + -InP substrate 1 is mirror polished to make the sample have an arbitrary thickness of 100 to 200 μm. The ohmic electrode is not shown for simplicity. same as below.
【００５２】工程２０．ＡＲコーティング、図６（Ｄ） ｎ+ −ＩｎＰ基板１の裏側に反射防止膜１０をプラズマ
ＣＶＤにより成膜する。以上で本実施例の発光ダイオー
ドが完成する。Step 20. AR coating, FIG. 6D An antireflection film 10 is formed on the back side of the n + -InP substrate 1 by plasma CVD. Thus, the light emitting diode of this embodiment is completed.
【００５３】この様にｐ型電極の作製工程にドライエッ
チング技術を取り入れることで、目合わせ露光がなくな
り、素子のショートがなくなり歩留りが向上できる半導
体発光素子の製造が可能となる。By adopting the dry etching technique in the process of manufacturing the p-type electrode, it becomes possible to manufacture a semiconductor light emitting device capable of eliminating alignment exposure, eliminating short circuit of the device and improving the yield.
【００５４】得られた発光ダイオードをアレイ化し、そ
のアレイ素子の完動品（全て正常に動作するもの）の歩
留り率とチャンネル数の関係を図７に示す。歩留りは従
来例に対して、チャンネル数が多くなると２倍程度高く
なっていることが解る。これは本発明の製造方法によ
り、半導体発光素子において、ｐ型電極を目合わせ露光
する事なく作製することができるからである。The obtained light emitting diodes are arrayed, and the relationship between the yield rate and the number of channels of a completely manufactured array element (all of which operate normally) is shown in FIG. It can be seen that the yield is about twice as high as the number of channels is larger than the conventional example. This is because a p-type electrode can be manufactured in a semiconductor light emitting device without performing alignment exposure by the manufacturing method of the present invention.
【００５５】本実施例では発光ダイオードを例にとった
が、面発光レーザや、面発光型ｐｎｐｎ素子等にも適用
できる。また材料もＡｌＧａＡｓやＡｌＧａＩｎＰ系の
材料にも適用できる。In this embodiment, a light emitting diode is used as an example, but the present invention can be applied to a surface emitting laser, a surface emitting pnpn element, and the like. Further, the material can be applied to an AlGaAs or AlGaInP-based material.
【００５６】[0056]
【発明の効果】本発明による半導体発光素子の製造方法
によればショートがなくなりかつ面内均一性もよく、歩
留りが向上する。特に、アレイ素子やマトリクス素子に
用いると、飛躍的に歩留りを改善できる。According to the method of manufacturing a semiconductor light emitting device according to the present invention, a short circuit is eliminated, in-plane uniformity is improved, and the yield is improved. In particular, when used for an array element or a matrix element, the yield can be dramatically improved.
【図１】本発明によるメサ型発光素子の断面概略図であ
る。FIG. 1 is a schematic cross-sectional view of a mesa light emitting device according to the present invention.
【図２】本発明による発光素子の製造工程を説明するた
めの図である。FIG. 2 is a diagram illustrating a manufacturing process of a light emitting device according to the present invention.
【図３】本発明による発光素子の製造工程を説明するた
めの図である。FIG. 3 is a diagram illustrating a manufacturing process of a light emitting device according to the present invention.
【図４】本発明による発光素子の製造工程を説明するた
めの図である。FIG. 4 is a diagram illustrating a manufacturing process of a light emitting device according to the present invention.
【図５】本発明による発光素子の製造工程を説明するた
めの図である。FIG. 5 is a diagram illustrating a manufacturing process of a light emitting device according to the present invention.
【図６】本発明による発光素子の製造工程を説明するた
めの図である。FIG. 6 is a diagram illustrating a manufacturing process of a light emitting device according to the present invention.
【図７】本発明の実施例による発光素子のチャンネル数
と歩留り率の関係を示す図である。FIG. 7 is a diagram illustrating a relationship between the number of channels of a light emitting device and a yield according to an embodiment of the present invention.
【図８】従来例の発光素子の断面概略図である。FIG. 8 is a schematic cross-sectional view of a conventional light emitting device.
【図９】従来例の発光素子の製造工程を説明するための
図である。FIG. 9 is a diagram for explaining a manufacturing process of a light emitting element of a conventional example.
【図１０】従来例の発光素子の製造工程を説明するため
の図である。FIG. 10 is a diagram for explaining a manufacturing process of a light-emitting element of a conventional example.
【図１１】従来例の発光素子の製造工程を説明するため
の図である。FIG. 11 is a diagram for explaining a manufacturing process of a conventional light-emitting element.
【図１２】従来例の発光素子の製造工程を説明するため
の図である。FIG. 12 is a diagram for explaining a manufacturing process of a light-emitting element of a conventional example.
【図１３】従来例の発光素子の製造工程を説明するため
の図である。FIG. 13 is a diagram for explaining a manufacturing process of a light emitting device of a conventional example.
【図１４】従来例の発光素子のチャンネル数と歩留り率
の関係を示す図である。FIG. 14 is a diagram showing a relationship between the number of channels and the yield of a light emitting element of a conventional example.
１ ｎ+ −ＩｎＰ基板 ２ ｎ+ −ＩｎＰバッファ層 ３ ｐ+ −ＩｎＧａＡｓＰ活性層 ４ ｐ−ＩｎＰ層 ５ ｐ+ −ＩｎＧａＡｓＰキャップ層 ６ Ｓｉ3 Ｎ4 ／ＳｉＯ2 膜 ７ ｐ型オーミック電極 ８ ｎ型オーミック電極 ９ パッド電極 １０ 反射防止膜 １１ Ａｕバンブ １２ ｐ+ −Ｚｎ拡散領域 １３ ＳｉＯ2 １４ レジスト １５ ウェハReference Signs List 1 n + -InP substrate 2 n + -InP buffer layer 3 p + -InGaAsP active layer 4 p-InP layer 5 p + -InGaAsP cap layer 6 Si 3 N 4 / SiO 2 film 7 p-type ohmic electrode 8 n-type ohmic Electrode 9 Pad electrode 10 Antireflection film 11 Au bump 12 P + -Zn diffusion region 13 SiO 2 14 Resist 15 Wafer
Claims (1)
子の製造方法において、基板上に活性層を含む半導体層
を形成する工程とＰ+ 領域を拡散によって作製する拡散
工程と、発光領域をメサ形状に選択エッチングを行うエ
ッチング工程と、パッシベーション膜を成膜する成膜工
程と、メサ上部にｐ型電極を形成するための、パッシベ
ーション膜のパターニングをドライエッチングにより行
なう工程と、ｐ型及びｎ型のオーミック電極とアロイを
それぞれ行う工程と、金バンプを形成する工程と、半導
体基板を薄くする研磨工程とを有することを特徴とする
半導体発光素子の製造方法。In a method of manufacturing a semiconductor light emitting device having a mesa light emitting region, a step of forming a semiconductor layer including an active layer on a substrate, a diffusion step of forming a P + region by diffusion, and An etching step of selectively etching into a shape, a film forming step of forming a passivation film, a step of performing patterning of the passivation film by dry etching to form a p-type electrode on the mesa, and p-type and n-type A step of forming an ohmic electrode and an alloy respectively, a step of forming a gold bump, and a polishing step of thinning a semiconductor substrate.
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