JP2719621B2 - アレイワード編成メモリシステム - Google Patents
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- G11C—STATIC STORES
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- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
-
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Description
【発明の詳細な説明】
発明の背景
発明の分野
この発明は一般に、ディスプレイメモリおよびディス
プレイメモリをアドレスするためのアドレス発生器に関
するものであり、かつ特にアレイワード編成ディスプレ
イメモリおよびディスプレイメモリ内の画素のワード整
列および非ワード整列アレイをアドレスするための時間
多重アドレスバスを有するアドレス発生器に関するもの
である。 先行技術の説明 ディスプレイメモリ内の画素を走査することにより、
イメージがディスプレイスクリーン上に表示される。フ
リッカを避けるために、画素のフレームの更新は典型的
フレーム時間たとえば60分の１秒未満で、なされるべき
である。それゆえに、1K×1K個の画素を有するスクリー
ンに対して、所要の帯域幅はほぼ60メガ画素／秒であ
る。 上記の所要の帯域幅を満たすために、各ワードが複数
個の画素を含むワードによりディスプレイメモリを編成
することが実施された。 従来、ディスプレイメモリの１つのこのような形式
は、ビデオリフレッシュコントローラが各ワードをシフ
トレジスタ内に簡単にロードし、かつスクリーンのため
のビデオデータとしてそれらをシフトし得るように、走
査線に沿って配列された複数個のワードを含んでいた。
他方で、スクリーン上に現われるイメージを変化させる
ために、データのワードがアクセスされ、かつワード内
の１個または２個以上の画素が変化され、このようなア
クセスの各々は、最少限２個のメモリサイクルを必要と
する読出および書込を含んだ。 上記の水平ワード整列編成の不利な点は、もし更新さ
れるべき画素が、ベクトルおよび文字の場合のように、
水平方向だけでなく垂直方向にもワードの境界を横切っ
ていた場合に、更新を完了するために不必要に多数のメ
モリサイクルが要求されることであった。たとえば、２
個のワードにまたがる８×10文字をロードするために
は、整列された場合に所要の10個のサイクルの代わりに
20個ものメモリサイクルがとられ得る。 水平ワード整列ディスプレイメモリ編成の不利な点を
少なくとも部分的に克服するために、ワードアレイメモ
リ編成が提案された。 11月３日付のコンピュータ・グラフィック（Computer
Graphics）第15巻、1981年８月創刊の71頁ないし78頁
の、エス・グプタ（S.Gupta）およびアール・エフ・ス
プラウル（R.F.Sproull）による「ラスタ走査ディスプ
レイを更新するためのVSLIアーキテクチャ（A VSLI Arc
hitecture for Updating Raster−Scan Displays）と題
される論文において、著者は、各アレイが64個の画素を
含む８×８アレイで、画素が編成されるディスプレイメ
モリを開示する。この編成において、８×10文字が最大
４個のメモリサイクルで転送され得ることが述べられ
る。 グプタ他により提案された装置には、各チップが８×
８アレイ内の画素のうちの１個を与える複数個（64個）
の16キロビットメモリチップと、各々が７本のアドレス
ラインを含む複数個（８個）のアドレスバスと、８個の
▲▼ラインと、８個の▲▼ラインと、２個
のアドレス出力を有するグラフィックプロセッサとが設
けられる。64個のチップは、８行および８列で配列され
るものと考えられてもよい。８個のアドレスバスの各々
は、メモリチップの各列に対応して配置され、対応のメ
モリチップの列のメモリチップに共通にアドレス信号を
与える。また▲▼ラインはメモリチップの列それ
ぞれに対応して設けられ、対応の列のメモリチップに対
し共通に▲▼信号を供給する。▲▼ライン
も、メモリチップの各行それぞれに対応して配置され、
対応の行に配置されたメモリチップに共通に▲▼
信号を供給する。８個のアドレスバスは、グラフィック
プロセッサの１対のアドレス出力に結合される。
ラインは、グラフィックプロセッサのストローブ
出力に並列に結合される。ラインは、グラフィッ
クプロセッサの別々のストローブ出力に結合され
る。 任意の８×８画素アレイ内の画素が４個の８×８ワー
ド整列アレイの境界内にあり、上方左端のワード整列ア
レイのアドレスがＸ、Ｙであり、Ｘ、Ｙの右のアレイの
アドレスがＸ＋１、Ｙであり、Ｘ、Ｙの下方のアレイの
アドレスがＸ、Ｙ＋１であり、かつＸ、Ｙ＋１の右のア
レイ内の画素のアドレスがＸ＋１、Ｙ＋１であると仮定
すると、そのときＸ、Ｙアレイ内の画素のアドレスはＸ
＊８＋ｉ、Ｙ＊８＋ｊであり、そこではｉはワード整列
アレイＸ、Ｙの左端からの画素の数であり、かつｊはワ
ード整列アレイＸ、Ｙの上端から下方への画素の数であ
る。 上方の左端の画素が（Ｘ＊８＋ｉ、Ｙ＊８＋ｊ）に置
かれる任意のアレイをアドレスするために、３個の時間
期間がとられる。第１の時間期間t1では、アドレスＹが
８個のアドレスバスのすべてに配置され、かつディスプ
レイメモリアレイの底部から（８−ｊ）個の行に対応し
て配置されるラインがストローブされる。第２の
時間期間t2では、アドレスＹ＋１が８個のアドレスバス
のすべてに配置され、かつディスプレイメモリの上部か
らのｊ個の行上のラインがストローブされる。こ
の点では、すべてのチップが、正確なＹアドレスを有す
る。第３の時間期間では、アドレスＸ＋１がディスプレ
イメモリの最初の（８−ｉ）個のアドレスバスに配置さ
れ、アドレスＸがディスプレイメモリの残りのｉ個のア
ドレスバスに配置され、かつすべてのメモリチップに至
るラインがストローブされる。この点では、すべ
てのチップが、正確なＸおよびＸ＋１のアドレスを有
し、かつ選択された８×８非整列ワードアレイのための
画素データが利用可能である。 上記の先行の既知のアレイワードアドレス機構は、３
個の時間期間に任意の８×８ワードアレイをアドレスす
ることを考慮に入れるという点で有利であるが、それは
また多くの不利な点も有する。たとえば、グラフィック
プロセッサおよびメモリチップ間に所要の多数の導体、
たとえばそのすべてが第１のおよび第２のメモリサイク
ルで同一の情報を保持する、各々が16キロビットのチッ
プの８×８アレイのための７個のワイヤの８個のバス
は、導体が非常に狭くかつ近接して間隔を置いて配置さ
れるため製作するのが非常に困難である。さらに、チッ
プの大きさが増加されるにつれて、このような導体の数
もまた増加されなければならず、メモリシステムの製作
をよりずっと困難にする。たとえば、64キロビットのチ
ップは８個のアドレスラインを必要とし、256キロビッ
トのチップは９個のアドレスラインを必要とし、以下同
様である。さらに、グラフィックプロセッサはＸアドレ
スと同時にＸ＋１アドレスを出力するのに専用の特別な
ポートを必要とし、機構は８×８アレイへの部分的Ｘア
クセスを許可せず、それによってＸ方向のバンキングを
許可せず、基本アレイの大きさはもとの８×８アレイか
らダイナミックに変化され得ず、かつ機構はインターリ
ーブバンキングを許可しない。ここで用いられる用語
“バンキング”は、64個のメモリチップの２つの別個の
グループの利用を規定する用語である。“インターリー
ブ”は、交互のアレイが交互のバンクに属するようにさ
れる機構である。たとえば、アレイＸ、Ｙはバンク０に
属し、アレイＸ＋１、Ｙはバンク１に属し、アレイＸ＋
2,Yはバンク０に属し、アレイＸ＋３、Ｙはバンク１に
属し、以下同様である。 発明の概要 上記に鑑み、この発明の主たる目的は、アレイワード
編成ディスプレイメモリシステムを含む方法および装置
である。システムにおいて、画素の複数個の任意のアレ
イをアドレスするためのアドレス発生器を含むグラフィ
ックプロセッサが設けられ、そこでは各アレイがAWSx個
の画素の幅およびAWSy個の画素の長さ、ならびに予め定
められた数のバンクのメモリチップであり、前記バンク
の各々は複数行および複数列のメモリチップを含み、前
記メモリチップの各々は複数行および複数列の画素を有
する。 単一アドレスバスは、時間多重の態様でメモリチップ
内の画素の行および列をアドレスするためにメモリチッ
プのすべてを介して経路指定される。各画素の行および
列アドレスは、１対の座標ｙおよびｘで示される。複数
個のラインが設けられ、そこでは前記ライ
ンの各々が前記複数列のメモリチップの対応の列ものを
介して経路指定される。複数個のラインが設けら
れ、そこでは前記ラインの各々が前記複数行のメ
モリチップの対応の行を介して経路指定される。 動作において、行アドレスＹは、前記メモリチップの
各々における第１の予め定められた行をアドレスするた
めに第１の時間期間t1の間アドレスバスに与えられ、そ
こでは であり、かつNByはｙ方向の前記メモリチップの上記バ
ンクの数である。アドレスＹがアドレスバスに与えられ
ると、メモリチップのAWSy−ｊ個の行内のライン
が前記第１の時間期間t1の間ストローブされ、そこでは
ｊがy/AWSyの剰余に等しい。もし剰余（y/AWSy・NBy）
の最上位ビットが０に等しいならば、そのときAWSy−ｊ
個の行はに関連し、かつ残余のｊ個の行は
に関連する。もし剰余y/AWSy・NByの最上
位ビットが２に等しいならば、そのときAWSy−ｊ個の行
がに関連し、かつｊ個の行が
に関連する。その後、行アドレスＹ＋１は、前記チップ
の各々における第２の予め定められた行をアドレスする
ために、第２の時間期間t2の間アドレスバスに与えら
れ、かつメモリチップの前記行の余りにおけるラ
インがストローブされる。第３の時間期間t3において、
列アドレスＸは前記メモリチップの各々における第１の
予め定められた列をアドレスするためにアドレスバスに
与えられ、そこでは であり、かつNBxはｘ方向の前記バンクの数である。同
じ時間期間t3内では、前記メモリチップのAWSx−ｉ個の
列におけるラインがストローブされ、そこではｉ
が剰余x/AWSxに対応する。もし剰余x/AWSx・NBxの最上
位ビットが０に等しいならば、そのときAWSx−ｉ個の列
がに関連し、かつｉ個の列が
に関連する。もし剰余x/AWSx・NBxの最上位ビットが１
に等しいならば、そのときAWSx−ｉ個の列が
に関連し、かつｉ個の列がに関連する。
第４の時間期間t4では、第２の列アドレスＸ＋１が前記
チップの各々における第２の予め定められた列をアドレ
スするためにアドレスバスに与えられ、かつ同じ時間期
間t4内では、前記メモリチップの前記列の余りにおける
ラインがストローブされる。 この発明の他の実施例では、メモリシステムの能力を
延ばすためにｘおよび／またはｙ方向に延びるメモリチ
ップの多重バンクが設けられる。動作において、バンク
の各々におけるメモリチップはインターリーブされた態
様でアドレスされる。 先行の既知のアレイワード編成メモリシステムにおい
てこれまで用いられた多重アドレスバスの代わりに、す
べてのメモリチップを介して経路指定される単一アドレ
スバスを利用することにより、多数のアドレスラインを
必要とする基板の製作に関連する問題が避けられる。ま
た、グラフィックプロセッサの単一ポートは、すべての
アドレスをチップに与えるのに必要なものであり、アレ
イワードの大きさはダイナミックに、たとえば８×８か
ら４×４に変化され得て、かつｘおよびｙの両方向のイ
ンターリーブバンキングが容易に可能になる。 この発明の上記および他の目的、特徴および利点は、
添付の図面の以下の詳細な説明から明らかになる。 発明の詳細な説明 第１図を参照すると、この発明に従って、包括的に１
で示されたアレイワード編成メモリシステムが設けられ
る。システム１には、グラフィックプロセッサ２、
／デコーダ３、および包括的に４で示された単
一メモリバンクが設けられる。グラフィックプロセッサ
２には、アドレスバス10に結合された時間多重アドレス
出力、および制御信号ライン11に結合されたRAS可能化
制御信号出力（）が設けられる。CAS可能
化制御信号出力（）は、制御信号ライン12
に結合され、かつ／データ出力は／
データバス13に結合される。第１図の実施例で
は、アドレスバス10が７個のアドレスラインを含み、か
つ／バス13が８個のデータラインを含む。
ライン11および12ならびにバス13は、／デ
コーダ３の入力に結合される。 ／デコーダ３には、信号バス15に
結合された第１の出力および信号バス16に結合さ
れた第２の出力が設けられる。バス15および16の各々
は、それぞれ８個のラインおよびラインを
含む。 メモリバンク４には、複数個（64個）の16キロビット
のメモリチップが設けられる。アドレスバス10は、すべ
てのメモリチップを介して経路指定される。バス16の８
個のラインの各々は、メモリチップの１個の列を
介して経路指定される。同様に、バス15の８個の
ラインの各々は、メモリチップの１個の行を介して経路
指定される。便宜上、メモリチップの列の各々を介して
経路指定されるラインは、それぞれ０ない
し７で示される。同様に、メモリチップの行の各
々を介して経路指定されるラインは、それぞれ
０ないし７で示される。 第２図を参照すると、／デコーダ３に１
対のレジスタ20Aおよび21Aが設けられる。レジスタ20A
には、クロック信号ライン22Aによりクロックパルス源
に結合されたクロック入力と、制御信号ライン11に結合
された可能化入力と、／データバス13
に結合された８個のデータ入力と、ライン
０ないし７にそれぞれ結合された複数個の出力Q0
ないしQ7が設けられる。同様に、クロック信号ライン23
Aによりクロツクパルス源に結合された入力と、制御信
号ライン12に結合された可能化入力と、／
データバス13に結合された８個のデータ入力と、
ライン０ないし７にそれぞれ結合され
た複数個の出力Q0ないしQ7とがレジスタ21に設けられ
る。 第３図を参照すると、この発明の他の実施例におい
て、包括的に20で示されたアレイワード編成メモリシス
テムが設けられる。システム20には、グラフィックプロ
セッサ21と、／デコーダ22と、０な
いし７に並列に結合されかつｘ方向に延びる１対
のメモリバンク23および24とが設けられる。プロセッサ
21には、７ラインアドレスバス25に結合されたアドレス
出力と、制御信号ライン26に結合された可能化制
御信号出力（）と、制御信号ライン27に結
合された第１のCAS可能化制御信号出力（
）と、制御信号ライン28に結合された第２のCAS可能
化出力（）と、８ラインデータバス29に結
合されたRAS/CASデータ出力（／）とが設
けられる。 ／デコーダ22には、制御信号ライン26な
いし28およびデータバス29に結合された入力と、３個の
／バス30、31および32にそれぞれ結合され
た３個の出力とが設けられる。バス30は、０ない
し７で示された８個のラインを含む。バス
31は、０ないし７で示された８個の
ラインを含む。バス32は、８ないし15で示
された８個のラインを含む。 メモリバンク23および24の各々には、メモリバンク４
のように、64個の16キロビットメモリチップが設けられ
る。メモリチップは、８個の行および８個の列に配列さ
れる。ライン０ないし７の各々は、
メモリバンク23内のメモリチップの列の各々を介して経
路指定される。ライン８ないし15の
各々は、メモリバンク24内のメモリチップの列の各々を
介して経路指定される。ライン０ないし
７の各々は、メモリバンク23および24の両方の行の
各々を介して経路指定される。 第４図を参照すると、／デコーダ22に３
個のレジスタ40、41および42が設けられる。レジスタ40
には、クロックライン43によりクロックパルス源に結合
されたクロック入力と、バス26に結合された可能化入力
および／データバス29に結合された８
個のデータ入力と、ライン０ないし
７に結合された複数個の出力Q0ないしQ7とが設けられ
る。レジスタ41には、ライン43によりクロックパルス源
に結合されたクロック入力と、制御信号ラ
イン27に結合された可能化入力と、／
データバス29に結合された８個のデータ入力と、
ライン０ないし７に結合された複数個の出
力Q0ないしQ7とが設けられる。レジスタ42には、クロッ
ク信号ライン43によりクロックパルス源に結合されたク
ロック入力と、制御信号ライン28に結合さ
れた可能化入力と、／データバス29に
結合された８個のデータ入力と、ライン８
ないし15に結合された複数個の出力Q0ないしQ7と
が設けられる。 第５図を参照すると、この発明の他の実施例におい
て、包括的に50で示されたアレイワード編成メモリシス
テムが設けられる。システム50には、グラフィックプロ
セッサ51と、／デコーダ52と、複数個のメ
モリバンク53および54とが設けられる。グラフィックプ
ロセッサ51には、７ラインアドレスバス55に結合された
アドレス出力と、制御信号ライン56に結合された
制御信号出力と、制御信号ライン57に結合された
制御信号出力と、制御信号ライン58に結合
された制御信号出力と、８ラインデータバ
ス59に結合された８個の／データ出力とが
設けられる。 ／デコーダ52には、制御信号ライン56、
57および58の各々に結合された入力と、データバス59に
結合された８個のデータ入力と、60、61および62でそれ
ぞれ示された３個の８ライン出力バスとが設けられる。
バス60内のラインは、０ないし７で示され
る。バス61内のラインは８ないし15で示さ
れ、かつバス62内のラインは０ないし７で
示される。 メモリバンク53および54では、ライン０
ないし７のうちの１個がメモリバンク53および54
の各列を介して経路指定される。ライン０
ないし７のうちの１個は、メモリバンク53の行の
各々を介して経路指定される。ライン８な
いし15のうちの１個は、メモリバンク54の行の各
々を介して経路指定される。 再度第４図を参照すると、／デコーダ52
において３個のレジスタが設けられ、それらは、レジス
タ42が、可能化入力が制御信号ライン
57に結合され、かつ複数個の出力Q0ないしQ7が
ライン８ないし15に結合されることを
除いては、第４図のレジスタ40ないし42と実質的に同じ
である。 第６図を参照すると、４個のメモリチップ70、71、72
および73が示される。メモリチップ70には、128個の行
および128個の列で編成された16k個の画素が与えられ
る。画素の各々をアドレスするために、７ビットアドレ
スバス74が設けられる。メモリチップ71には、256個の
列および256個の行で編成された64k個の画素が与えられ
る。チップ71内の画素をアドレスするために、８個のア
ドレスラインを含むアドレスバス75が設けられる。チッ
プ72には、512個の行および512個の列で編成された256k
個の画素が与えられる。チップ72をアドレスするため
に、９個のアドレスラインを含むアドレスバス76が設け
られる。同様に、チップ73には、1024個の行および1024
個の列に編成された100万個の画素が与えられる。チッ
プ73内の画素をアドレスするために、10個のアドレスラ
インを含むアドレスバス77が設けられる。 第１図の装置のメモリバンク４、第３図の装置のメモ
リバンク23および24、ならびに第５図の装置のメモリバ
ンク53および54内のメモリチップの各々は、複数個（16
k個）のチップを含むものとして上で述べられた。この
ためアドレスバス10、25および55は、各々が７個のアド
レスラインを含むものとして上で述べられた。これから
明らかになるように、もしメモリチップ71、72または73
のような、より大きなサイズのメモリチップが必要なら
ば、アドレスバス10、25または55の各々におけるアドレ
スラインの数がアドレスバス75、76および77におけるラ
インの数にそれぞれ対応しなければならない。 第７図を参照すると、複数個のアレイの画素80、81、
82、83および84を含むディスプレイスクリーンの一部の
図が示される。アレイ80ないし84の各々は、各々が８個
の画素の行および列で編成された64画素ワードを含む。
アレイ80ないし83は整列されたアレイであるが、84は非
整列アレイである。大文字は、画素の行を示す。小文字
は、画素の列を示す。 再度第１図を参照すると、動作において、便宜上０な
いし63の番号の付いた、メモリバンク４内の64個のメモ
リチップの各々は、アレイ80ないし83の各々における画
素のうちの１個をストアし、かつそれを与える。たとえ
ば、アレイ80内の画素Aaはチップ０のビット０にストア
される。画素Abは、チップ１のビット０にストアされ
る。画素Acは、チップ２のビット０にストアされる。画
素Baは、チップ８のビット０にストアされる。画素Ca
は、チップ16のビット０にストアされる。ビットHhは、
チップ63のビット０にストアされ、以下同様である。同
様に、メモリチップ０ないし63の各々は、アレイ81内の
画素のうちの１個をストアし、かつそれを与える。たと
えば、画素Aiは、チップ０のビット１にストアされる。
画素Ajは、チップ１のビット１にストアされる。画素Ak
は、チップ２のビット１にストアされる。画素Biは、チ
ップ８のビット１にストアされる。画素Ciは、チップ16
のビット１にストアされる。画素Hpは、チップ63のビッ
ト１にストアされ、以下同様である。 16kビットのチップの各々は画素の128個の行および12
8個の列を含むので、このようなチップの各々は７ビッ
ト画素行アドレスおよび７ビット画素列アドレスにより
アドレスされる。たとえば、アレイ80ないし83の特定の
ものをアドレスするために、７ビットアドレスＸおよび
７ビットアドレスＹが時間多重の態様でメモリバンク４
内のすべてのチップに与えられる。たとえば、アレイ80
内の画素をアドレスするために、アドレスＸ＝０および
Ｙ＝０がチップ０ないし63に与えられる。アドレスＸ＝
０およびＹ＝０はチップの各々におけるビット０をアド
レスするので、アレイ80内のすべての画素がアドレスさ
れる。同様に、アレイ81内の画素をアドレスするため
に、行アドレスＹおよび列アドレスＸ＋１はメモリチッ
プ０ないし63に与えられる。アレイ82内の画素をアドレ
スするために、アドレスＸおよびＹ＋１がメモリチップ
０ないし63に与えられる。アレイ83内の画素をアドレス
するために、アドレスＸ＋１およびＹ＋１がメモリチッ
プ０ないし63に与えられる。上記の例の各々において、
ＸおよびＹは０であると仮定される。ライン
０ないし７のすべては、アドレスＹおよびＹ＋
１がアドレスラインに与えられたときストローブされ、
かつライン０ないし７はアドレスＸ
およびＸ＋１がアドレスラインに与えられたときストロ
ーブされた。 一般に、アドレスＸおよびＹは整数であり、それは、
以下のように、水平および垂直方向のアレイの大きさに
対応する数と、ＸおよびＹ方向のメモリチップのバンク
の数との積による、スクリーン上の画素の行アドレスｘ
および列アドレスｙの整数除算によりグラフィックプロ
セッサに生じる。 AWSy＝ｙ方向のアレイ内の画素の数 AWSx＝ｘ方向のアレイ内の画素の数 NBy＝ｙ方向のメモリバンクの数、および NBx＝ｘ方向のメモリバンクの数 第14図を参照すると、非インターリーブバンキングの
図が示される。０と７との間のアドレスｘを有する画素
のすべては、対応するアレイアドレスＸ＝０を有する。
同様に、８と15との間のアドレスｘを有する画素のすべ
ては、対応するアレイアドレスＸ＝１を有し、以下同様
である。 第15図を参照すると、インターリーブバンキングの図
が示される。０と15との間のアドレスｘを有する画素の
すべては、対応するアレイアドレスＸ＝０を有する。同
様に、16と31との間のアドレスｘを有する画素のすべて
は、対応するアレイアドレスＸ＝１を有し、以下同様で
ある。 第16図を参照すると、ｙ方向のインターリーブバンキ
ングの図が示される。０と15との間のアドレスｙを有す
る画素のすべては、対応するアレイアドレスＹ＝０を有
する。同様に、16と31との間のアドレスｙを有する画素
のすべては、対応するアレイアドレスＹ＝１を有し、以
下同様である。 第17図を参照すると、ｘおよびｙの両方向のインター
リーブバンキングの図が示される。 第８図ないし第13図および第７図を参照すると、アレ
イ80、81、82および83は、アドレスｘおよびｙがそれぞ
れAWSxおよびAWSyの整数倍であるので、ワード整列アレ
イと呼ばれる。この発明により、２個または３個以上の
ワード整列アレイに重なる非ワード整列アレイ内の画素
をアドレスすることもまた可能である。たとえば、第７
図および第８図には、アドレス（X,Y）、（Ｘ＋1,Y）、
（X,Y＋１）および（Ｘ＋1,Y＋１）によりアドレスされ
るアレイに重なるアレイが示される。第７図には、上記
の非整列アレイが隅の画素Dg、Dn、KgおよびKnにより規
定される。便宜上、このアレイは番号84で示される。 アレイ84をアドレスするために、アドレスＸ、Ｙ、Ｘ
＋１およびＹ＋１を生じ、かつおよびライ
ンのうちの選択されたものをストローブすることが必要
である。ストローブされるおよびライン
は、第10図および第11図に示された表に示される。ｉお
よびｊが、以下のように、アドレスＹおよびＸの計算に
関して上記の整数除算の剰余を含むこともまた認識され
る。 である たとえば、第９図を参照すると、第１の時間期間t1の
間、アドレスＹがメモリチップ０ないし63に与えられ、
かつｊ＝２（010）ではが可能化され、か
つライン２ないし７がストローブさ
れる。時間期間t2の間、アドレスＹ＋１がメモリチップ
０ないし63に与えられ、かつライン０ない
し１がストローブされる。時間期間t3の間、ｉ＝
６（110）では、アドレスＸがメモリチップ０ないし63
に与えられ、が可能化され、かつラ
イン６ないし７がストローブされる。時間
期間t4の間、アドレスＸ＋１がメモリチップ０ないし63
に与えられ、かつライン０ないし５
がストローブされる。上記から、アドレスＸ、Ｙ、Ｘ＋
１およびＹ＋１を、選択されたおよびライ
ンのストローブに関連して時間多重の態様でメモリチッ
プ０ないし63に与えることにより、アレイ84内のそれら
の画素のみが選択されることがわかる。 代わりの実施例では、ｊは０とAWSy−１との間のいず
れかの数であり、かつｉは０とAWSx−１との間のいずれ
かの数である。 第12図および第13図を参照すると、第10図および第11
図に関して上で述べられたように、システムが、第３図
の装置に示される２個のメモリバンクおよび／または第
５図の装置に示される２個のメモリバンクをｘおよびｙ
方向にそれぞれ含むときの、ストローブされるお
よびラインの表が示される。 この発明の好ましい実施例の上の説明は、例示および
説明の目的のために呈示された。それらは余すところな
いものではなく、開示された正確な形式にこの発明を限
定するものでもないことが意図されている。明らかに、
多くの修正および変更が当業者に明らかになるであろ
う。たとえば、ｘおよびｙ方向の画素／ワードアレイの
大きさ、すなわちAWSxおよびAWSyは、各アレイ内のｘお
よびｙ方向の画素の数が２のべきである限り、ダイナミ
ックに変化されてもよい。同様に、ｘおよびｙ方向のメ
モリチップのバンクの数、すなわちNBxおよびNByもま
た、再度バンクの数が２のべきを含む限り変化されても
よい。さらに、上記の制約の範囲内で、設けられるアド
レスラインの数がアレイ内の各画素をアドレスするのに
十分である限り、アレイの画素をストアするためにいか
なる大きさのメモリチップが用いられてもよい。さら
に、ｉとは異なる制御信号でラインを制御するこ
とにより、AWSx未満の列を有するアレイがアドレスされ
得る。ｊとは異なる制御信号でラインを制御する
ことにより、AWSy未満の行を有するアレイがアドレスさ
れ得る。このように、AWSx×AWSyの大きさのアレイのサ
ブアレイは提案されたシステムを用いてアドレスされ得
る。したがって、この発明の原理およびその実際の応用
を最良に説明し、それによって当業者が、企図された特
定の用途に適するように様々な実施例に対してかつ様々
な変更を用いてこの発明を理解し得るために、実施例が
選択されかつ述べられたことがわかる。それゆえに、こ
の発明の範囲は、前掲の特許請求の範囲およびその均等
物により規定されることが意図されている。
プレイメモリをアドレスするためのアドレス発生器に関
するものであり、かつ特にアレイワード編成ディスプレ
イメモリおよびディスプレイメモリ内の画素のワード整
列および非ワード整列アレイをアドレスするための時間
多重アドレスバスを有するアドレス発生器に関するもの
である。 先行技術の説明 ディスプレイメモリ内の画素を走査することにより、
イメージがディスプレイスクリーン上に表示される。フ
リッカを避けるために、画素のフレームの更新は典型的
フレーム時間たとえば60分の１秒未満で、なされるべき
である。それゆえに、1K×1K個の画素を有するスクリー
ンに対して、所要の帯域幅はほぼ60メガ画素／秒であ
る。 上記の所要の帯域幅を満たすために、各ワードが複数
個の画素を含むワードによりディスプレイメモリを編成
することが実施された。 従来、ディスプレイメモリの１つのこのような形式
は、ビデオリフレッシュコントローラが各ワードをシフ
トレジスタ内に簡単にロードし、かつスクリーンのため
のビデオデータとしてそれらをシフトし得るように、走
査線に沿って配列された複数個のワードを含んでいた。
他方で、スクリーン上に現われるイメージを変化させる
ために、データのワードがアクセスされ、かつワード内
の１個または２個以上の画素が変化され、このようなア
クセスの各々は、最少限２個のメモリサイクルを必要と
する読出および書込を含んだ。 上記の水平ワード整列編成の不利な点は、もし更新さ
れるべき画素が、ベクトルおよび文字の場合のように、
水平方向だけでなく垂直方向にもワードの境界を横切っ
ていた場合に、更新を完了するために不必要に多数のメ
モリサイクルが要求されることであった。たとえば、２
個のワードにまたがる８×10文字をロードするために
は、整列された場合に所要の10個のサイクルの代わりに
20個ものメモリサイクルがとられ得る。 水平ワード整列ディスプレイメモリ編成の不利な点を
少なくとも部分的に克服するために、ワードアレイメモ
リ編成が提案された。 11月３日付のコンピュータ・グラフィック（Computer
Graphics）第15巻、1981年８月創刊の71頁ないし78頁
の、エス・グプタ（S.Gupta）およびアール・エフ・ス
プラウル（R.F.Sproull）による「ラスタ走査ディスプ
レイを更新するためのVSLIアーキテクチャ（A VSLI Arc
hitecture for Updating Raster−Scan Displays）と題
される論文において、著者は、各アレイが64個の画素を
含む８×８アレイで、画素が編成されるディスプレイメ
モリを開示する。この編成において、８×10文字が最大
４個のメモリサイクルで転送され得ることが述べられ
る。 グプタ他により提案された装置には、各チップが８×
８アレイ内の画素のうちの１個を与える複数個（64個）
の16キロビットメモリチップと、各々が７本のアドレス
ラインを含む複数個（８個）のアドレスバスと、８個の
▲▼ラインと、８個の▲▼ラインと、２個
のアドレス出力を有するグラフィックプロセッサとが設
けられる。64個のチップは、８行および８列で配列され
るものと考えられてもよい。８個のアドレスバスの各々
は、メモリチップの各列に対応して配置され、対応のメ
モリチップの列のメモリチップに共通にアドレス信号を
与える。また▲▼ラインはメモリチップの列それ
ぞれに対応して設けられ、対応の列のメモリチップに対
し共通に▲▼信号を供給する。▲▼ライン
も、メモリチップの各行それぞれに対応して配置され、
対応の行に配置されたメモリチップに共通に▲▼
信号を供給する。８個のアドレスバスは、グラフィック
プロセッサの１対のアドレス出力に結合される。
ラインは、グラフィックプロセッサのストローブ
出力に並列に結合される。ラインは、グラフィッ
クプロセッサの別々のストローブ出力に結合され
る。 任意の８×８画素アレイ内の画素が４個の８×８ワー
ド整列アレイの境界内にあり、上方左端のワード整列ア
レイのアドレスがＸ、Ｙであり、Ｘ、Ｙの右のアレイの
アドレスがＸ＋１、Ｙであり、Ｘ、Ｙの下方のアレイの
アドレスがＸ、Ｙ＋１であり、かつＸ、Ｙ＋１の右のア
レイ内の画素のアドレスがＸ＋１、Ｙ＋１であると仮定
すると、そのときＸ、Ｙアレイ内の画素のアドレスはＸ
＊８＋ｉ、Ｙ＊８＋ｊであり、そこではｉはワード整列
アレイＸ、Ｙの左端からの画素の数であり、かつｊはワ
ード整列アレイＸ、Ｙの上端から下方への画素の数であ
る。 上方の左端の画素が（Ｘ＊８＋ｉ、Ｙ＊８＋ｊ）に置
かれる任意のアレイをアドレスするために、３個の時間
期間がとられる。第１の時間期間t1では、アドレスＹが
８個のアドレスバスのすべてに配置され、かつディスプ
レイメモリアレイの底部から（８−ｊ）個の行に対応し
て配置されるラインがストローブされる。第２の
時間期間t2では、アドレスＹ＋１が８個のアドレスバス
のすべてに配置され、かつディスプレイメモリの上部か
らのｊ個の行上のラインがストローブされる。こ
の点では、すべてのチップが、正確なＹアドレスを有す
る。第３の時間期間では、アドレスＸ＋１がディスプレ
イメモリの最初の（８−ｉ）個のアドレスバスに配置さ
れ、アドレスＸがディスプレイメモリの残りのｉ個のア
ドレスバスに配置され、かつすべてのメモリチップに至
るラインがストローブされる。この点では、すべ
てのチップが、正確なＸおよびＸ＋１のアドレスを有
し、かつ選択された８×８非整列ワードアレイのための
画素データが利用可能である。 上記の先行の既知のアレイワードアドレス機構は、３
個の時間期間に任意の８×８ワードアレイをアドレスす
ることを考慮に入れるという点で有利であるが、それは
また多くの不利な点も有する。たとえば、グラフィック
プロセッサおよびメモリチップ間に所要の多数の導体、
たとえばそのすべてが第１のおよび第２のメモリサイク
ルで同一の情報を保持する、各々が16キロビットのチッ
プの８×８アレイのための７個のワイヤの８個のバス
は、導体が非常に狭くかつ近接して間隔を置いて配置さ
れるため製作するのが非常に困難である。さらに、チッ
プの大きさが増加されるにつれて、このような導体の数
もまた増加されなければならず、メモリシステムの製作
をよりずっと困難にする。たとえば、64キロビットのチ
ップは８個のアドレスラインを必要とし、256キロビッ
トのチップは９個のアドレスラインを必要とし、以下同
様である。さらに、グラフィックプロセッサはＸアドレ
スと同時にＸ＋１アドレスを出力するのに専用の特別な
ポートを必要とし、機構は８×８アレイへの部分的Ｘア
クセスを許可せず、それによってＸ方向のバンキングを
許可せず、基本アレイの大きさはもとの８×８アレイか
らダイナミックに変化され得ず、かつ機構はインターリ
ーブバンキングを許可しない。ここで用いられる用語
“バンキング”は、64個のメモリチップの２つの別個の
グループの利用を規定する用語である。“インターリー
ブ”は、交互のアレイが交互のバンクに属するようにさ
れる機構である。たとえば、アレイＸ、Ｙはバンク０に
属し、アレイＸ＋１、Ｙはバンク１に属し、アレイＸ＋
2,Yはバンク０に属し、アレイＸ＋３、Ｙはバンク１に
属し、以下同様である。 発明の概要 上記に鑑み、この発明の主たる目的は、アレイワード
編成ディスプレイメモリシステムを含む方法および装置
である。システムにおいて、画素の複数個の任意のアレ
イをアドレスするためのアドレス発生器を含むグラフィ
ックプロセッサが設けられ、そこでは各アレイがAWSx個
の画素の幅およびAWSy個の画素の長さ、ならびに予め定
められた数のバンクのメモリチップであり、前記バンク
の各々は複数行および複数列のメモリチップを含み、前
記メモリチップの各々は複数行および複数列の画素を有
する。 単一アドレスバスは、時間多重の態様でメモリチップ
内の画素の行および列をアドレスするためにメモリチッ
プのすべてを介して経路指定される。各画素の行および
列アドレスは、１対の座標ｙおよびｘで示される。複数
個のラインが設けられ、そこでは前記ライ
ンの各々が前記複数列のメモリチップの対応の列ものを
介して経路指定される。複数個のラインが設けら
れ、そこでは前記ラインの各々が前記複数行のメ
モリチップの対応の行を介して経路指定される。 動作において、行アドレスＹは、前記メモリチップの
各々における第１の予め定められた行をアドレスするた
めに第１の時間期間t1の間アドレスバスに与えられ、そ
こでは であり、かつNByはｙ方向の前記メモリチップの上記バ
ンクの数である。アドレスＹがアドレスバスに与えられ
ると、メモリチップのAWSy−ｊ個の行内のライン
が前記第１の時間期間t1の間ストローブされ、そこでは
ｊがy/AWSyの剰余に等しい。もし剰余（y/AWSy・NBy）
の最上位ビットが０に等しいならば、そのときAWSy−ｊ
個の行はに関連し、かつ残余のｊ個の行は
に関連する。もし剰余y/AWSy・NByの最上
位ビットが２に等しいならば、そのときAWSy−ｊ個の行
がに関連し、かつｊ個の行が
に関連する。その後、行アドレスＹ＋１は、前記チップ
の各々における第２の予め定められた行をアドレスする
ために、第２の時間期間t2の間アドレスバスに与えら
れ、かつメモリチップの前記行の余りにおけるラ
インがストローブされる。第３の時間期間t3において、
列アドレスＸは前記メモリチップの各々における第１の
予め定められた列をアドレスするためにアドレスバスに
与えられ、そこでは であり、かつNBxはｘ方向の前記バンクの数である。同
じ時間期間t3内では、前記メモリチップのAWSx−ｉ個の
列におけるラインがストローブされ、そこではｉ
が剰余x/AWSxに対応する。もし剰余x/AWSx・NBxの最上
位ビットが０に等しいならば、そのときAWSx−ｉ個の列
がに関連し、かつｉ個の列が
に関連する。もし剰余x/AWSx・NBxの最上位ビットが１
に等しいならば、そのときAWSx−ｉ個の列が
に関連し、かつｉ個の列がに関連する。
第４の時間期間t4では、第２の列アドレスＸ＋１が前記
チップの各々における第２の予め定められた列をアドレ
スするためにアドレスバスに与えられ、かつ同じ時間期
間t4内では、前記メモリチップの前記列の余りにおける
ラインがストローブされる。 この発明の他の実施例では、メモリシステムの能力を
延ばすためにｘおよび／またはｙ方向に延びるメモリチ
ップの多重バンクが設けられる。動作において、バンク
の各々におけるメモリチップはインターリーブされた態
様でアドレスされる。 先行の既知のアレイワード編成メモリシステムにおい
てこれまで用いられた多重アドレスバスの代わりに、す
べてのメモリチップを介して経路指定される単一アドレ
スバスを利用することにより、多数のアドレスラインを
必要とする基板の製作に関連する問題が避けられる。ま
た、グラフィックプロセッサの単一ポートは、すべての
アドレスをチップに与えるのに必要なものであり、アレ
イワードの大きさはダイナミックに、たとえば８×８か
ら４×４に変化され得て、かつｘおよびｙの両方向のイ
ンターリーブバンキングが容易に可能になる。 この発明の上記および他の目的、特徴および利点は、
添付の図面の以下の詳細な説明から明らかになる。 発明の詳細な説明 第１図を参照すると、この発明に従って、包括的に１
で示されたアレイワード編成メモリシステムが設けられ
る。システム１には、グラフィックプロセッサ２、
／デコーダ３、および包括的に４で示された単
一メモリバンクが設けられる。グラフィックプロセッサ
２には、アドレスバス10に結合された時間多重アドレス
出力、および制御信号ライン11に結合されたRAS可能化
制御信号出力（）が設けられる。CAS可能
化制御信号出力（）は、制御信号ライン12
に結合され、かつ／データ出力は／
データバス13に結合される。第１図の実施例で
は、アドレスバス10が７個のアドレスラインを含み、か
つ／バス13が８個のデータラインを含む。
ライン11および12ならびにバス13は、／デ
コーダ３の入力に結合される。 ／デコーダ３には、信号バス15に
結合された第１の出力および信号バス16に結合さ
れた第２の出力が設けられる。バス15および16の各々
は、それぞれ８個のラインおよびラインを
含む。 メモリバンク４には、複数個（64個）の16キロビット
のメモリチップが設けられる。アドレスバス10は、すべ
てのメモリチップを介して経路指定される。バス16の８
個のラインの各々は、メモリチップの１個の列を
介して経路指定される。同様に、バス15の８個の
ラインの各々は、メモリチップの１個の行を介して経路
指定される。便宜上、メモリチップの列の各々を介して
経路指定されるラインは、それぞれ０ない
し７で示される。同様に、メモリチップの行の各
々を介して経路指定されるラインは、それぞれ
０ないし７で示される。 第２図を参照すると、／デコーダ３に１
対のレジスタ20Aおよび21Aが設けられる。レジスタ20A
には、クロック信号ライン22Aによりクロックパルス源
に結合されたクロック入力と、制御信号ライン11に結合
された可能化入力と、／データバス13
に結合された８個のデータ入力と、ライン
０ないし７にそれぞれ結合された複数個の出力Q0
ないしQ7が設けられる。同様に、クロック信号ライン23
Aによりクロツクパルス源に結合された入力と、制御信
号ライン12に結合された可能化入力と、／
データバス13に結合された８個のデータ入力と、
ライン０ないし７にそれぞれ結合され
た複数個の出力Q0ないしQ7とがレジスタ21に設けられ
る。 第３図を参照すると、この発明の他の実施例におい
て、包括的に20で示されたアレイワード編成メモリシス
テムが設けられる。システム20には、グラフィックプロ
セッサ21と、／デコーダ22と、０な
いし７に並列に結合されかつｘ方向に延びる１対
のメモリバンク23および24とが設けられる。プロセッサ
21には、７ラインアドレスバス25に結合されたアドレス
出力と、制御信号ライン26に結合された可能化制
御信号出力（）と、制御信号ライン27に結
合された第１のCAS可能化制御信号出力（
）と、制御信号ライン28に結合された第２のCAS可能
化出力（）と、８ラインデータバス29に結
合されたRAS/CASデータ出力（／）とが設
けられる。 ／デコーダ22には、制御信号ライン26な
いし28およびデータバス29に結合された入力と、３個の
／バス30、31および32にそれぞれ結合され
た３個の出力とが設けられる。バス30は、０ない
し７で示された８個のラインを含む。バス
31は、０ないし７で示された８個の
ラインを含む。バス32は、８ないし15で示
された８個のラインを含む。 メモリバンク23および24の各々には、メモリバンク４
のように、64個の16キロビットメモリチップが設けられ
る。メモリチップは、８個の行および８個の列に配列さ
れる。ライン０ないし７の各々は、
メモリバンク23内のメモリチップの列の各々を介して経
路指定される。ライン８ないし15の
各々は、メモリバンク24内のメモリチップの列の各々を
介して経路指定される。ライン０ないし
７の各々は、メモリバンク23および24の両方の行の
各々を介して経路指定される。 第４図を参照すると、／デコーダ22に３
個のレジスタ40、41および42が設けられる。レジスタ40
には、クロックライン43によりクロックパルス源に結合
されたクロック入力と、バス26に結合された可能化入力
および／データバス29に結合された８
個のデータ入力と、ライン０ないし
７に結合された複数個の出力Q0ないしQ7とが設けられ
る。レジスタ41には、ライン43によりクロックパルス源
に結合されたクロック入力と、制御信号ラ
イン27に結合された可能化入力と、／
データバス29に結合された８個のデータ入力と、
ライン０ないし７に結合された複数個の出
力Q0ないしQ7とが設けられる。レジスタ42には、クロッ
ク信号ライン43によりクロックパルス源に結合されたク
ロック入力と、制御信号ライン28に結合さ
れた可能化入力と、／データバス29に
結合された８個のデータ入力と、ライン８
ないし15に結合された複数個の出力Q0ないしQ7と
が設けられる。 第５図を参照すると、この発明の他の実施例におい
て、包括的に50で示されたアレイワード編成メモリシス
テムが設けられる。システム50には、グラフィックプロ
セッサ51と、／デコーダ52と、複数個のメ
モリバンク53および54とが設けられる。グラフィックプ
ロセッサ51には、７ラインアドレスバス55に結合された
アドレス出力と、制御信号ライン56に結合された
制御信号出力と、制御信号ライン57に結合された
制御信号出力と、制御信号ライン58に結合
された制御信号出力と、８ラインデータバ
ス59に結合された８個の／データ出力とが
設けられる。 ／デコーダ52には、制御信号ライン56、
57および58の各々に結合された入力と、データバス59に
結合された８個のデータ入力と、60、61および62でそれ
ぞれ示された３個の８ライン出力バスとが設けられる。
バス60内のラインは、０ないし７で示され
る。バス61内のラインは８ないし15で示さ
れ、かつバス62内のラインは０ないし７で
示される。 メモリバンク53および54では、ライン０
ないし７のうちの１個がメモリバンク53および54
の各列を介して経路指定される。ライン０
ないし７のうちの１個は、メモリバンク53の行の
各々を介して経路指定される。ライン８な
いし15のうちの１個は、メモリバンク54の行の各
々を介して経路指定される。 再度第４図を参照すると、／デコーダ52
において３個のレジスタが設けられ、それらは、レジス
タ42が、可能化入力が制御信号ライン
57に結合され、かつ複数個の出力Q0ないしQ7が
ライン８ないし15に結合されることを
除いては、第４図のレジスタ40ないし42と実質的に同じ
である。 第６図を参照すると、４個のメモリチップ70、71、72
および73が示される。メモリチップ70には、128個の行
および128個の列で編成された16k個の画素が与えられ
る。画素の各々をアドレスするために、７ビットアドレ
スバス74が設けられる。メモリチップ71には、256個の
列および256個の行で編成された64k個の画素が与えられ
る。チップ71内の画素をアドレスするために、８個のア
ドレスラインを含むアドレスバス75が設けられる。チッ
プ72には、512個の行および512個の列で編成された256k
個の画素が与えられる。チップ72をアドレスするため
に、９個のアドレスラインを含むアドレスバス76が設け
られる。同様に、チップ73には、1024個の行および1024
個の列に編成された100万個の画素が与えられる。チッ
プ73内の画素をアドレスするために、10個のアドレスラ
インを含むアドレスバス77が設けられる。 第１図の装置のメモリバンク４、第３図の装置のメモ
リバンク23および24、ならびに第５図の装置のメモリバ
ンク53および54内のメモリチップの各々は、複数個（16
k個）のチップを含むものとして上で述べられた。この
ためアドレスバス10、25および55は、各々が７個のアド
レスラインを含むものとして上で述べられた。これから
明らかになるように、もしメモリチップ71、72または73
のような、より大きなサイズのメモリチップが必要なら
ば、アドレスバス10、25または55の各々におけるアドレ
スラインの数がアドレスバス75、76および77におけるラ
インの数にそれぞれ対応しなければならない。 第７図を参照すると、複数個のアレイの画素80、81、
82、83および84を含むディスプレイスクリーンの一部の
図が示される。アレイ80ないし84の各々は、各々が８個
の画素の行および列で編成された64画素ワードを含む。
アレイ80ないし83は整列されたアレイであるが、84は非
整列アレイである。大文字は、画素の行を示す。小文字
は、画素の列を示す。 再度第１図を参照すると、動作において、便宜上０な
いし63の番号の付いた、メモリバンク４内の64個のメモ
リチップの各々は、アレイ80ないし83の各々における画
素のうちの１個をストアし、かつそれを与える。たとえ
ば、アレイ80内の画素Aaはチップ０のビット０にストア
される。画素Abは、チップ１のビット０にストアされ
る。画素Acは、チップ２のビット０にストアされる。画
素Baは、チップ８のビット０にストアされる。画素Ca
は、チップ16のビット０にストアされる。ビットHhは、
チップ63のビット０にストアされ、以下同様である。同
様に、メモリチップ０ないし63の各々は、アレイ81内の
画素のうちの１個をストアし、かつそれを与える。たと
えば、画素Aiは、チップ０のビット１にストアされる。
画素Ajは、チップ１のビット１にストアされる。画素Ak
は、チップ２のビット１にストアされる。画素Biは、チ
ップ８のビット１にストアされる。画素Ciは、チップ16
のビット１にストアされる。画素Hpは、チップ63のビッ
ト１にストアされ、以下同様である。 16kビットのチップの各々は画素の128個の行および12
8個の列を含むので、このようなチップの各々は７ビッ
ト画素行アドレスおよび７ビット画素列アドレスにより
アドレスされる。たとえば、アレイ80ないし83の特定の
ものをアドレスするために、７ビットアドレスＸおよび
７ビットアドレスＹが時間多重の態様でメモリバンク４
内のすべてのチップに与えられる。たとえば、アレイ80
内の画素をアドレスするために、アドレスＸ＝０および
Ｙ＝０がチップ０ないし63に与えられる。アドレスＸ＝
０およびＹ＝０はチップの各々におけるビット０をアド
レスするので、アレイ80内のすべての画素がアドレスさ
れる。同様に、アレイ81内の画素をアドレスするため
に、行アドレスＹおよび列アドレスＸ＋１はメモリチッ
プ０ないし63に与えられる。アレイ82内の画素をアドレ
スするために、アドレスＸおよびＹ＋１がメモリチップ
０ないし63に与えられる。アレイ83内の画素をアドレス
するために、アドレスＸ＋１およびＹ＋１がメモリチッ
プ０ないし63に与えられる。上記の例の各々において、
ＸおよびＹは０であると仮定される。ライン
０ないし７のすべては、アドレスＹおよびＹ＋
１がアドレスラインに与えられたときストローブされ、
かつライン０ないし７はアドレスＸ
およびＸ＋１がアドレスラインに与えられたときストロ
ーブされた。 一般に、アドレスＸおよびＹは整数であり、それは、
以下のように、水平および垂直方向のアレイの大きさに
対応する数と、ＸおよびＹ方向のメモリチップのバンク
の数との積による、スクリーン上の画素の行アドレスｘ
および列アドレスｙの整数除算によりグラフィックプロ
セッサに生じる。 AWSy＝ｙ方向のアレイ内の画素の数 AWSx＝ｘ方向のアレイ内の画素の数 NBy＝ｙ方向のメモリバンクの数、および NBx＝ｘ方向のメモリバンクの数 第14図を参照すると、非インターリーブバンキングの
図が示される。０と７との間のアドレスｘを有する画素
のすべては、対応するアレイアドレスＸ＝０を有する。
同様に、８と15との間のアドレスｘを有する画素のすべ
ては、対応するアレイアドレスＸ＝１を有し、以下同様
である。 第15図を参照すると、インターリーブバンキングの図
が示される。０と15との間のアドレスｘを有する画素の
すべては、対応するアレイアドレスＸ＝０を有する。同
様に、16と31との間のアドレスｘを有する画素のすべて
は、対応するアレイアドレスＸ＝１を有し、以下同様で
ある。 第16図を参照すると、ｙ方向のインターリーブバンキ
ングの図が示される。０と15との間のアドレスｙを有す
る画素のすべては、対応するアレイアドレスＹ＝０を有
する。同様に、16と31との間のアドレスｙを有する画素
のすべては、対応するアレイアドレスＹ＝１を有し、以
下同様である。 第17図を参照すると、ｘおよびｙの両方向のインター
リーブバンキングの図が示される。 第８図ないし第13図および第７図を参照すると、アレ
イ80、81、82および83は、アドレスｘおよびｙがそれぞ
れAWSxおよびAWSyの整数倍であるので、ワード整列アレ
イと呼ばれる。この発明により、２個または３個以上の
ワード整列アレイに重なる非ワード整列アレイ内の画素
をアドレスすることもまた可能である。たとえば、第７
図および第８図には、アドレス（X,Y）、（Ｘ＋1,Y）、
（X,Y＋１）および（Ｘ＋1,Y＋１）によりアドレスされ
るアレイに重なるアレイが示される。第７図には、上記
の非整列アレイが隅の画素Dg、Dn、KgおよびKnにより規
定される。便宜上、このアレイは番号84で示される。 アレイ84をアドレスするために、アドレスＸ、Ｙ、Ｘ
＋１およびＹ＋１を生じ、かつおよびライ
ンのうちの選択されたものをストローブすることが必要
である。ストローブされるおよびライン
は、第10図および第11図に示された表に示される。ｉお
よびｊが、以下のように、アドレスＹおよびＸの計算に
関して上記の整数除算の剰余を含むこともまた認識され
る。 である たとえば、第９図を参照すると、第１の時間期間t1の
間、アドレスＹがメモリチップ０ないし63に与えられ、
かつｊ＝２（010）ではが可能化され、か
つライン２ないし７がストローブさ
れる。時間期間t2の間、アドレスＹ＋１がメモリチップ
０ないし63に与えられ、かつライン０ない
し１がストローブされる。時間期間t3の間、ｉ＝
６（110）では、アドレスＸがメモリチップ０ないし63
に与えられ、が可能化され、かつラ
イン６ないし７がストローブされる。時間
期間t4の間、アドレスＸ＋１がメモリチップ０ないし63
に与えられ、かつライン０ないし５
がストローブされる。上記から、アドレスＸ、Ｙ、Ｘ＋
１およびＹ＋１を、選択されたおよびライ
ンのストローブに関連して時間多重の態様でメモリチッ
プ０ないし63に与えることにより、アレイ84内のそれら
の画素のみが選択されることがわかる。 代わりの実施例では、ｊは０とAWSy−１との間のいず
れかの数であり、かつｉは０とAWSx−１との間のいずれ
かの数である。 第12図および第13図を参照すると、第10図および第11
図に関して上で述べられたように、システムが、第３図
の装置に示される２個のメモリバンクおよび／または第
５図の装置に示される２個のメモリバンクをｘおよびｙ
方向にそれぞれ含むときの、ストローブされるお
よびラインの表が示される。 この発明の好ましい実施例の上の説明は、例示および
説明の目的のために呈示された。それらは余すところな
いものではなく、開示された正確な形式にこの発明を限
定するものでもないことが意図されている。明らかに、
多くの修正および変更が当業者に明らかになるであろ
う。たとえば、ｘおよびｙ方向の画素／ワードアレイの
大きさ、すなわちAWSxおよびAWSyは、各アレイ内のｘお
よびｙ方向の画素の数が２のべきである限り、ダイナミ
ックに変化されてもよい。同様に、ｘおよびｙ方向のメ
モリチップのバンクの数、すなわちNBxおよびNByもま
た、再度バンクの数が２のべきを含む限り変化されても
よい。さらに、上記の制約の範囲内で、設けられるアド
レスラインの数がアレイ内の各画素をアドレスするのに
十分である限り、アレイの画素をストアするためにいか
なる大きさのメモリチップが用いられてもよい。さら
に、ｉとは異なる制御信号でラインを制御するこ
とにより、AWSx未満の列を有するアレイがアドレスされ
得る。ｊとは異なる制御信号でラインを制御する
ことにより、AWSy未満の行を有するアレイがアドレスさ
れ得る。このように、AWSx×AWSyの大きさのアレイのサ
ブアレイは提案されたシステムを用いてアドレスされ得
る。したがって、この発明の原理およびその実際の応用
を最良に説明し、それによって当業者が、企図された特
定の用途に適するように様々な実施例に対してかつ様々
な変更を用いてこの発明を理解し得るために、実施例が
選択されかつ述べられたことがわかる。それゆえに、こ
の発明の範囲は、前掲の特許請求の範囲およびその均等
物により規定されることが意図されている。
【図面の簡単な説明】
第１図は、この発明の単一メモリバンクの実施例のブロ
ック図である。 第２図は、第１図の装置の／デコーダのブ
ロック図である。 第３図は、水平またはｘ方向に延びる１対のメモリバン
クを示す、この発明の他の実施例のブロック図である。 第４図は、第３図の装置における／デコー
ダのブロック図である。 第５図は、垂直またはｙ方向に延びる１対のメモリバン
クを示す、この発明の他の実施例である。 第６図は、この発明の装置とともに用いられ得る４個の
異なる大きさのメモリチップの図である。 第７図は、この発明によるディスプレイスクリーンの図
である。 第８図は、任意のアレイワードを示すディスプレイメモ
リの図である。 第９図は、この発明に従ったタイミング図である。 第10図および第11図は、メモリチップの単一バンクのみ
が用いられているとき、任意のワードアレイをアドレス
するために時間期間t1ないしt4の間ストローブされる
およびラインを示す表である。 第12図および第13図は、それぞれ、メモリチップの２個
のバンクがｘ方向に用いられ、かつメモリチップの２個
のバンクがｙ方向に用いられるとき、任意のワードアレ
イをアドレスするために時間期間t1ないしt4の間ストロ
ーブされるおよびラインを示す表である。 第14図は、非インターリーブバンキングの図である。 第15図は、ｘ方向のインターリーブバンキングの図であ
る。 第16図は、ｙ方向のインターリーブバンキングの図であ
る。 第17図は、ｘおよびｙの両方向のインターリーブバンキ
ングの図である。 図において、1,20,50はアレイワード編成メモリシステ
ム、2,21,51はグラフィックプロセッサ、3,22,52はデコ
ーダ、4,23,24,53,54はメモリバンク、20Aおよび21Aは
レジスタ、22Aおよび23Aはクロック信号ライン、32は
/CASバス、40,41,42はレジスタである。
ック図である。 第２図は、第１図の装置の／デコーダのブ
ロック図である。 第３図は、水平またはｘ方向に延びる１対のメモリバン
クを示す、この発明の他の実施例のブロック図である。 第４図は、第３図の装置における／デコー
ダのブロック図である。 第５図は、垂直またはｙ方向に延びる１対のメモリバン
クを示す、この発明の他の実施例である。 第６図は、この発明の装置とともに用いられ得る４個の
異なる大きさのメモリチップの図である。 第７図は、この発明によるディスプレイスクリーンの図
である。 第８図は、任意のアレイワードを示すディスプレイメモ
リの図である。 第９図は、この発明に従ったタイミング図である。 第10図および第11図は、メモリチップの単一バンクのみ
が用いられているとき、任意のワードアレイをアドレス
するために時間期間t1ないしt4の間ストローブされる
およびラインを示す表である。 第12図および第13図は、それぞれ、メモリチップの２個
のバンクがｘ方向に用いられ、かつメモリチップの２個
のバンクがｙ方向に用いられるとき、任意のワードアレ
イをアドレスするために時間期間t1ないしt4の間ストロ
ーブされるおよびラインを示す表である。 第14図は、非インターリーブバンキングの図である。 第15図は、ｘ方向のインターリーブバンキングの図であ
る。 第16図は、ｙ方向のインターリーブバンキングの図であ
る。 第17図は、ｘおよびｙの両方向のインターリーブバンキ
ングの図である。 図において、1,20,50はアレイワード編成メモリシステ
ム、2,21,51はグラフィックプロセッサ、3,22,52はデコ
ーダ、4,23,24,53,54はメモリバンク、20Aおよび21Aは
レジスタ、22Aおよび23Aはクロック信号ライン、32は
/CASバス、40,41,42はレジスタである。
フロントページの続き
(51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｇ１１Ｃ 11/401 Ｇ０６Ｆ 15/64 ４５０Ｇ
Ｇ１１Ｃ 11/34 ３７１Ｈ
(72)発明者 ランディ・ゲッシュ
アメリカ合衆国、カリフォルニア州、サ
ニィベイルサウス・マチルダ・アベニュ
ー、777 ナンバー・274
(56)参考文献 特開 昭60−260086（ＪＰ，Ａ)
特開 昭61−120260（ＪＰ，Ａ)
特開 昭60−162287（ＪＰ，Ａ)
特公 昭45−14986（ＪＰ，Ｂ１)
Claims (1)
- (57)【特許請求の範囲】 １．アレイワード編成メモリシステムであって、前記メ
モリシステムにおける複数の任意のアレイの画素をアド
レスするためのアドレス手段を含み、各アレイは、各々
がAWSy個の画素の長さを有する複数列の画素を含み、か
つ各々がAWSx個の画素の長さを有する複数行の画素を含
み、かつｙおよびｘが、それぞれ、メモリシステム内の
表示画面上の画素の行および列アドレスであり、 予め定められた数のバンクのメモリチップを含み、前記
バンクの各々は、複数行および複数列に配置されたメモ
リチップを含み、前記メモリチップの各々が、複数行お
よび複数列に配置された画素セルを有し、さらに 前記メモリチップのすべてを介して経路指定されるアド
レスバスと、 複数の▲▼ラインとを含み、前記複数の▲
▼ラインの各々は、前記複数列のメモリチップの列各々
に対応して配置され、かつ対応の列のメモリチップを介
して経路指定され、さらに 前記複数のメモリチップの各行に対応して配置される複
数の▲▼ラインを含み、前記▲▼ラインの
各々は、前記複数のメモリチップの対応の行の各メモリ
チップを介して経路指定され、さらに 前記メモリチップの各々における画素セルの第１の予め
定められた行をアドレスするために、時間t1の間、前記
アドレスバスに行アドレスＹを与えるための手段を含
み、ただし、 Ｙ＝［y/（AWSy・NBy）］の整数値 であり、NByは、Ｙ方向の前記メモリチップの前記バン
クの数を示し、さらに 前記時間t1の間、前記メモリチップのAWSy−ｊ個の行に
おける▲▼ラインをストローブするための手段を
含み、ただし、 ｊ＝剰余［y/（AWSy・NBy）］であり、さらに、 前記チップの各々における画素セルの第２の予め定めら
れた行をアドレスするために、時間t2の間、前記アドレ
スバスに行アドレスＹ＋１を与えるための手段と、 前記時間t2の間、前記メモリチップの前記行の残りの行
に配置された▲▼ラインをストローブするための
手段と、 前記メモリチップの各々における画素セルの第１の予め
定められた列をアドレスするために、時間t3の間、前記
アドレスバスに列アドレスＸを与えるための手段とを含
み、ただし Ｘ＝［x/（AWSx・NBx）］の整数値 であり、NBxはｘ方向のバンクの数を示し、さらに 前記時間t3の間、前記メモリチップのAWSx−ｉ個の列に
おける▲▼ラインをストローブするための手段を
含み、ただし ｉ＝剰余［x/（AWSx・NBx）］ であり、さらに 前記チップの各々における前記画素セルの第２の予め定
められた列をアドレスするために、時間t4の間、前記ア
ドレスバスに列アドレスＸ＋１を与えるための手段と、 前記時間t4の間、前記メモリチップの前記列の残りの列
に対して設けられた▲▼ラインをストローブする
手段とを含む、アレイワード編成メモリシステム。 ２．前記AWSx、AWSy、NBxおよびNByの各々は、２の巾乗
に等しい数である、特許請求の範囲第１項記載のアレイ
ワード編成メモリシステム。 ３．前記複数個の▲▼ラインの数はASWxとNBxと
の積に等しく、かつ前記複数の▲▼ラインの数は
AWSyとNByとの積に等しい、特許請求の範囲第１項記載
のアレイワード編成メモリシステム。 ４．前記複数のメモリチップの前記AWSy−ｊ個の行が、
前記メモリチップの複数行の行うち下側のAWSy−ｊ個の
行を含み、かつ前記複数個のメモリチップのAWSx−ｉ個
の列がメモリチップの前記複数個の列の右側のAWSx−ｉ
個の列を含む、特許請求の範囲第１項記載のアレイワー
ド編成メモリシステム。 ５．AWSx＝AWSy＝８であり、かつNBx＝NBy＝１である、
特許請求の範囲第２項記載のアレイワード編成メモリシ
ステム。 ６．AWSx＝AWSy＝４であり、かつNBx＝NBy＝１である、
特許請求の範囲第２項記載のアレイワード編成メモリシ
ステム。 ７．AWSx＝AWSy＝８、NBx＝２であり、かつNBy＝１であ
る、特許請求の範囲第２項記載のアレイワード編成メモ
リシステム。 ８．AWSx＝AWSy＝８、NBx＝１であり、かつNBy＝２であ
る、特許請求の範囲第２項記載のアレイワード編成メモ
リシステム。 ９．前記アドレスバスは、予め定められた数のアドレス
ラインを含み、かつ前記予め定められた数のアドレスラ
インは、前記メモリチップの各々における画素セルの行
および列それぞれにおける画素セルの数に対応する、特
許請求の範囲第１項記載のアレイワード編成メモリシス
テム。 １０．前記メモリチップの各々における画素セルの前記
行の各々および前記列の各々における画素セルの数はそ
れぞれ2nに等しく、かつ前記アドレスバスにおけるアド
レスラインの前記予め定められた数はｎに等しい、特許
請求の範囲第９項記載のアレイワード編成メモリシステ
ム。 １１．前記複数のメモリチップの各々が、前記複数のア
レイワードの各々に対して１個の画素を与える、特許請
求の範囲第１項記載のアレイワード編成メモリシステ
ム。 １２．前記複数のメモリチップにおけるメモリチップの
数は、前記画素のアレイの各々における画素の数に等し
い、特許請求の範囲第１項記載のアレイワード編成メモ
リシステム。 １３．前記▲▼ラインおよび前記▲▼ライ
ンをストローブするための手段が、 ▲▼可能化制御信号▲▼を受けるた
めの第１の入力と、▲▼可能化制御信号▲
▼を受けるための第２の入力と、▲▼可能
化制御信号▲▼を受けるための第３の入力
と、▲▼可能化制御信号▲▼を受け
るための第４の入力と、複数の時間多重▲▼およ
び▲▼ストローブ信号入力と、前記▲▼ラ
インに結合され、前記▲▼制御信号に応答
して前記時間t1の間、第１の複数個の前記▲▼ス
トローブ信号を、かつ前記時間t2の間前記▲
▼制御信号に応答して第２の複数個の▲▼スト
ローブ信号を前記▲▼ラインへ与えるための第１
の出力と、前記▲▼ラインに結合され、前記▲
▼制御信号に応答して、前記時間t3の間、第
１の複数個の▲▼ストローブ信号を、かつ前記▲
▼制御信号に応答して前記時間t4の間第２
の複数個の▲▼ストローブ信号を、前記▲
▼ラインに与えるための第２の出力とを有する▲
▼／▲▼デコーダを含む、特許請求の範囲第１項
記載のアレイワード編成メモリシステム。 １４．前記NByは１であり、かつ前記ｊは０とAWSy−１
の間のいずれかの数である、特許請求の範囲第１項記載
のアレイワード編成メモリシステム。 １５．前記NBxは１であり、かつ前記ｉは０とAWSx−１
の間のいずれかの数である、特許請求の範囲第１項記載
のアレイワード編成メモリシステム。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/933,715 US4773044A (en) | 1986-11-21 | 1986-11-21 | Array-word-organized display memory and address generator with time-multiplexed address bus |
| US933,715 | 1986-11-21 |
Publications (2)
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|---|---|
| JPS63142471A JPS63142471A (ja) | 1988-06-14 |
| JP2719621B2 true JP2719621B2 (ja) | 1998-02-25 |
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Family Applications (1)
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|---|---|---|---|
| JP62294998A Expired - Fee Related JP2719621B2 (ja) | 1986-11-21 | 1987-11-20 | アレイワード編成メモリシステム |
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| EP (1) | EP0269330B1 (ja) |
| JP (1) | JP2719621B2 (ja) |
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| DE (1) | DE3789537T2 (ja) |
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-
1987
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| Publication number | Publication date |
|---|---|
| EP0269330A3 (en) | 1991-01-23 |
| JPS63142471A (ja) | 1988-06-14 |
| US4773044A (en) | 1988-09-20 |
| DE3789537D1 (de) | 1994-05-11 |
| EP0269330A2 (en) | 1988-06-01 |
| ATE104083T1 (de) | 1994-04-15 |
| EP0269330B1 (en) | 1994-04-06 |
| DE3789537T2 (de) | 1994-10-27 |
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