JP2718700B2 - コンピュータ装置 - Google Patents
コンピュータ装置Info
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- JP2718700B2 JP2718700B2 JP63151075A JP15107588A JP2718700B2 JP 2718700 B2 JP2718700 B2 JP 2718700B2 JP 63151075 A JP63151075 A JP 63151075A JP 15107588 A JP15107588 A JP 15107588A JP 2718700 B2 JP2718700 B2 JP 2718700B2
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- cpu
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、複数のシステムクロックで起動可能なCP
Uを有するコンピュータ装置に係り、特にシステムクロ
ック周波数の切り換えを制御するコンピュータ装置に関
するものである。
Uを有するコンピュータ装置に係り、特にシステムクロ
ック周波数の切り換えを制御するコンピュータ装置に関
するものである。
昨今のコンピュータ技術の進歩により、１台のコンピ
ュータ装置に複数のシステムクロックで起動可能なCPU
を搭載させ、各システムクロックに対応するアプリケー
ションソフトウエアを起動して、多様なアプリケーショ
ンソフトウエアに対応できるように構成されている。
ュータ装置に複数のシステムクロックで起動可能なCPU
を搭載させ、各システムクロックに対応するアプリケー
ションソフトウエアを起動して、多様なアプリケーショ
ンソフトウエアに対応できるように構成されている。
ところが、このようなコンピュータ装置において、起
動させるシステムクロックの選択を行うためには、通常
は容易に手を触れにくい位置、例えば本体下部等に設け
られる切換えスイッチにより行っている。
動させるシステムクロックの選択を行うためには、通常
は容易に手を触れにくい位置、例えば本体下部等に設け
られる切換えスイッチにより行っている。
ところが、上記のような切換えスイッチによりCPUに
供給するシステムクロックが一旦指定されたら、プログ
ラム実行中は指定されたシステムクロック固定の状態で
処理を実行しているため、複数のシステムクロックで起
動するCPUが、高速処理可能な状態であっても常に指定
されたシステムクロック周波数に依存して処理実行する
こととなる。
供給するシステムクロックが一旦指定されたら、プログ
ラム実行中は指定されたシステムクロック固定の状態で
処理を実行しているため、複数のシステムクロックで起
動するCPUが、高速処理可能な状態であっても常に指定
されたシステムクロック周波数に依存して処理実行する
こととなる。
従って、高周波数システムクロックでOS等のシステム
プログラムを実行可能であるにも関わらず、ユーザ指定
に依存したシステムクロックでシステムプログラムを実
行しなければならず、CPUのスループットが著しく低速
化して、トータル処理効率を著しく低下させてしまう重
大な問題点があった。
プログラムを実行可能であるにも関わらず、ユーザ指定
に依存したシステムクロックでシステムプログラムを実
行しなければならず、CPUのスループットが著しく低速
化して、トータル処理効率を著しく低下させてしまう重
大な問題点があった。
この発明は、上記の問題点を解決するためになされた
もので、二つのアドレスを記憶するための記憶手段を初
期状態で０にリセットし、その起動時にシステムプログ
ラムのアドレス境界値を記憶手段にセットし、CPUの実
行対象のプログラムアドレスとこの２つのアドレスそれ
ぞれと比較した結果に基づいて、指定されているクロッ
ク信号によらず、所定周波数のクロック信号をCPUに供
給することにより、アプリケーションプログラムを実行
する場合は、指定したクロックでCPUを動作できるとと
もに、高速処理が可能な状態ではより高速なクロックで
CPUを動作できるコンピュータ装置を得ることを目的と
する。
もので、二つのアドレスを記憶するための記憶手段を初
期状態で０にリセットし、その起動時にシステムプログ
ラムのアドレス境界値を記憶手段にセットし、CPUの実
行対象のプログラムアドレスとこの２つのアドレスそれ
ぞれと比較した結果に基づいて、指定されているクロッ
ク信号によらず、所定周波数のクロック信号をCPUに供
給することにより、アプリケーションプログラムを実行
する場合は、指定したクロックでCPUを動作できるとと
もに、高速処理が可能な状態ではより高速なクロックで
CPUを動作できるコンピュータ装置を得ることを目的と
する。
この発明に係るコンピュータ装置は、第１及び第２の
アドレスを記憶するためのアドレス記憶手段と、このア
ドレス記憶手段を初期状態で０にリセットし、起動時に
前記第１及び第２のアドレスとしてシステムプログラム
のアドレス境界値をセットする記憶制御手段と、CPUの
実行対象のプログラムアドレスと、第１及び第２のアド
レスのそれぞれとを比較する比較手段と、この比較手段
による比較の結果、プログラムアドレスが第１のアドレ
ス以下または第２のアドレス以上である場合、クロック
指定手段の指定するクロック信号によらず、所定周波数
のクロック信号をCPUに供給するようにクロック供給手
段を制御するクロック制御手段とを設けたものである。
アドレスを記憶するためのアドレス記憶手段と、このア
ドレス記憶手段を初期状態で０にリセットし、起動時に
前記第１及び第２のアドレスとしてシステムプログラム
のアドレス境界値をセットする記憶制御手段と、CPUの
実行対象のプログラムアドレスと、第１及び第２のアド
レスのそれぞれとを比較する比較手段と、この比較手段
による比較の結果、プログラムアドレスが第１のアドレ
ス以下または第２のアドレス以上である場合、クロック
指定手段の指定するクロック信号によらず、所定周波数
のクロック信号をCPUに供給するようにクロック供給手
段を制御するクロック制御手段とを設けたものである。
この発明においては、第１及び第２のアドレスを記憶
するためのアドレス記憶手段と、記憶制御手段が初期状
態で０にリセットし、さらに、起動時に前記第１及び第
２のアドレスとしてシステムプログラムのアドレス境界
値をセットして、比較手段が前記CPUの実行対象のプロ
グラムアドレスと、前記第１及び第２のアドレスのそれ
ぞれとを比較し、この比較手段による比較の結果、前記
プログラムアドレスが前記第１のアドレス以下または前
記第２のアドレス以上である場合、前記クロック指定手
段の指定するクロック信号によらず、クロック制御手段
が所定周波数のクロック信号を前記CPUに供給するよう
に前記クロック供給手段を制御することにより、ユーザ
の設定操作を要さずにセットされるシステムプログラム
のアドレス境界値に基づいて、システムプログラムの実
行を検出して、指定によらず高速なクロックでCPUを動
作できるとともに、このアドレス境界値のセット以前の
動作も、このアドレス境界値が０にリセットされている
ので、指定によらず高速なクロックでCPUを動作する。
するためのアドレス記憶手段と、記憶制御手段が初期状
態で０にリセットし、さらに、起動時に前記第１及び第
２のアドレスとしてシステムプログラムのアドレス境界
値をセットして、比較手段が前記CPUの実行対象のプロ
グラムアドレスと、前記第１及び第２のアドレスのそれ
ぞれとを比較し、この比較手段による比較の結果、前記
プログラムアドレスが前記第１のアドレス以下または前
記第２のアドレス以上である場合、前記クロック指定手
段の指定するクロック信号によらず、クロック制御手段
が所定周波数のクロック信号を前記CPUに供給するよう
に前記クロック供給手段を制御することにより、ユーザ
の設定操作を要さずにセットされるシステムプログラム
のアドレス境界値に基づいて、システムプログラムの実
行を検出して、指定によらず高速なクロックでCPUを動
作できるとともに、このアドレス境界値のセット以前の
動作も、このアドレス境界値が０にリセットされている
ので、指定によらず高速なクロックでCPUを動作する。
第１図はこの発明の一実施例を示すコンピュータ装置
の一例を示す回路ブロック図であり、１はクロック指定
手段となるスイッチで、抵抗器Ｒを介して所定電位が印
加されており、このスイッチ１によりL/Hの指定信号
（スイッチ設定信号1a）がクロック制御回路３に出力さ
れる。２はCPU制御回路で、複数の周波数で起動可能なC
PUを有しておりシステムバス13に接続されるシステムデ
バイス（ROM,RAM等）またはアプリケーションデバイス
（キーボード，ポインティングデバイス等）の入出力を
制御する。４はこの発明の判定手段を兼ねるシステム／
ユーザ検出回路で、システムバス13の内容をモニタし
て、現在実行処理中のプログラム種別（システムプログ
ラム／ユーザプログラム）を判定し、判定結果をクロッ
ク制御回路３に出力する。５はDMA（ダイレクトメモリ
アクセス）制御回路で、システムバス13に接続されるメ
モリ媒体へのデータ書込みまたはメモリ媒体からのデー
タ読出しをCPUとは独立して実行する。６はBIOS（Basic
Input Output System）格納回路で、BIOSプログラムを
記憶している。７は主記憶回路で、CPU制御回路２のス
タック情報，入出力管理情報等が所定のアドレスに記憶
する。
の一例を示す回路ブロック図であり、１はクロック指定
手段となるスイッチで、抵抗器Ｒを介して所定電位が印
加されており、このスイッチ１によりL/Hの指定信号
（スイッチ設定信号1a）がクロック制御回路３に出力さ
れる。２はCPU制御回路で、複数の周波数で起動可能なC
PUを有しておりシステムバス13に接続されるシステムデ
バイス（ROM,RAM等）またはアプリケーションデバイス
（キーボード，ポインティングデバイス等）の入出力を
制御する。４はこの発明の判定手段を兼ねるシステム／
ユーザ検出回路で、システムバス13の内容をモニタし
て、現在実行処理中のプログラム種別（システムプログ
ラム／ユーザプログラム）を判定し、判定結果をクロッ
ク制御回路３に出力する。５はDMA（ダイレクトメモリ
アクセス）制御回路で、システムバス13に接続されるメ
モリ媒体へのデータ書込みまたはメモリ媒体からのデー
タ読出しをCPUとは独立して実行する。６はBIOS（Basic
Input Output System）格納回路で、BIOSプログラムを
記憶している。７は主記憶回路で、CPU制御回路２のス
タック情報，入出力管理情報等が所定のアドレスに記憶
する。
８はCRT（陰極線管）制御回路で、CRT装置14に表示す
る情報をコントロールする。９はFDD（フロッピーディ
スクドライブ）制御回路で、フロッピーディスク装置15
への書込みアクセスまたは読出しアクセスを制御する。
る情報をコントロールする。９はFDD（フロッピーディ
スクドライブ）制御回路で、フロッピーディスク装置15
への書込みアクセスまたは読出しアクセスを制御する。
10,11は周辺装置制御回路であり、例えばキーボー
ド，プリンタ等で構成されている。
ド，プリンタ等で構成されている。
12は周辺装置制御部、16は各種周辺装置で、例えばFM
音源ボード等で構成されている。
音源ボード等で構成されている。
第２図は、第１図に示したシステム／ユーザ検出回路
4,クロック制御回路３の構成を説明する詳細回路ブロッ
ク図であり、第１図と同一のものには同じ符号を付して
ある。
4,クロック制御回路３の構成を説明する詳細回路ブロッ
ク図であり、第１図と同一のものには同じ符号を付して
ある。
この図において、3aはクロック発生回路で、クロック
ラインL1にCPU高速クロック信号HCLKを常時出力する。
クロックラインL1は後段のアンドゲート3bに接続されて
おり、オアゲート3dのオア出力21とのアンドをとり、ア
ンド出力をオアゲート3eに出力する。また、クロック発
生回路3aはクロックラインL2にCPU低速クロック信号LCL
Kを常時出力する。クロックラインL2は後段のアンドゲ
ート3cに接続されており、オアゲート3dの出力の反転と
のアンドをとり、アンド出力をオアゲート3eに出力す
る。3fはクロック同期回路で、クロック切換え時に発生
するノイズを防止し、かつ位相合わせを行って、CPU低
速クロック信号LCLKまたはCPU高速クロック信号HCLKをC
PUクロック22として出力する。なお、アンドゲート3bと
アンドゲート3cとは排他的に動作して、アンドゲート3b
がONならばアンドゲート3cがOFFとなる構成となってい
る。
ラインL1にCPU高速クロック信号HCLKを常時出力する。
クロックラインL1は後段のアンドゲート3bに接続されて
おり、オアゲート3dのオア出力21とのアンドをとり、ア
ンド出力をオアゲート3eに出力する。また、クロック発
生回路3aはクロックラインL2にCPU低速クロック信号LCL
Kを常時出力する。クロックラインL2は後段のアンドゲ
ート3cに接続されており、オアゲート3dの出力の反転と
のアンドをとり、アンド出力をオアゲート3eに出力す
る。3fはクロック同期回路で、クロック切換え時に発生
するノイズを防止し、かつ位相合わせを行って、CPU低
速クロック信号LCLKまたはCPU高速クロック信号HCLKをC
PUクロック22として出力する。なお、アンドゲート3bと
アンドゲート3cとは排他的に動作して、アンドゲート3b
がONならばアンドゲート3cがOFFとなる構成となってい
る。
4a,4bはコンパレータで、アドレスバス13a上のアドレ
ス情報とラッチ4c,4dにラッチしたアドレスAAとアドレ
スBBとをそれぞれ比較し、すなわちコンパレータ4aはア
ドレスAAとアドレスBBとの関係がAA≦BBとなった場合に
ロアー出力となるコンパレート出力31をオアゲート4eに
出力し、コンパレータ4aはアドレスAAとアドレスBBとの
関係がAA≧BBとなった場合にアッパ出力となるコンパレ
ート出力32をオアゲート4eに出力する。なお、13bはデ
ータバスである。
ス情報とラッチ4c,4dにラッチしたアドレスAAとアドレ
スBBとをそれぞれ比較し、すなわちコンパレータ4aはア
ドレスAAとアドレスBBとの関係がAA≦BBとなった場合に
ロアー出力となるコンパレート出力31をオアゲート4eに
出力し、コンパレータ4aはアドレスAAとアドレスBBとの
関係がAA≧BBとなった場合にアッパ出力となるコンパレ
ート出力32をオアゲート4eに出力する。なお、13bはデ
ータバスである。
4fはアドレスデコーダで、入力されるライト信号34に
基づいてアドレスバス13aのアドレスを解析し、ラッチ4
c,4dにデータバス13bのデータを書き込ませる。なお、
アドレスデコーダ4fは入力されるリセット信号33により
リセットされる。なお、35はシステムアクセス信号であ
る。
基づいてアドレスバス13aのアドレスを解析し、ラッチ4
c,4dにデータバス13bのデータを書き込ませる。なお、
アドレスデコーダ4fは入力されるリセット信号33により
リセットされる。なお、35はシステムアクセス信号であ
る。
次に第３図を参照しながらこの発明によるシステムク
ロック優先出力制御動作について説明する。
ロック優先出力制御動作について説明する。
第３図はこの発明によるシステムクロック優先出力制
御手順の一例を説明するフローチャートである。なお、
（１）〜（９）は各ステップを示す。
御手順の一例を説明するフローチャートである。なお、
（１）〜（９）は各ステップを示す。
先ず、システム立ち上げ時にOS（オペレーティングシ
ステム）等のシステムプログラムは、システムのローア
ドレスおよびアッパーアドレスをそれぞれラッチ4cおよ
びラッチ4dに対して書き込む（１）。
ステム）等のシステムプログラムは、システムのローア
ドレスおよびアッパーアドレスをそれぞれラッチ4cおよ
びラッチ4dに対して書き込む（１）。
次いで、オペレータからのコマンド入力を待機状態と
なる（２）。
なる（２）。
システムの立ち上げ時より、ラッチ4cおよびラッチ4d
にデータが書き込まれるまでは、初期リセットのリセッ
ト信号33により、ラッチ4cおよびラッチ4dがクリアされ
ているため、コンパレータ4bに対しては「0H」が出力さ
れている。このため、常にアッパー信号となるコンパレ
ート出力32がイネーブルとなる。そこで、コンパレート
出力32またはコンパレート出力31がＨレベルかどうかを
判定し（３）、YESならばこのコンパレート出力32がオ
アゲート4eを介してシステムアクセス信号35としてオア
ゲート3dに出力される（コンパレート出力イネーブル）
（４）。これにより、オアゲート3dはスイッチ１のスイ
ッチ設定信号1aの値に関わらずオア出力21は「Ｈ」レベ
ルとなる（５）。
にデータが書き込まれるまでは、初期リセットのリセッ
ト信号33により、ラッチ4cおよびラッチ4dがクリアされ
ているため、コンパレータ4bに対しては「0H」が出力さ
れている。このため、常にアッパー信号となるコンパレ
ート出力32がイネーブルとなる。そこで、コンパレート
出力32またはコンパレート出力31がＨレベルかどうかを
判定し（３）、YESならばこのコンパレート出力32がオ
アゲート4eを介してシステムアクセス信号35としてオア
ゲート3dに出力される（コンパレート出力イネーブル）
（４）。これにより、オアゲート3dはスイッチ１のスイ
ッチ設定信号1aの値に関わらずオア出力21は「Ｈ」レベ
ルとなる（５）。
次いで、アンドゲート3bがONとなり（６）、CPU高速
クロック信号HCLKが選択される（７）。次いで、選択さ
れたCPU高速クロック信号HCLKがオアゲート3eを介して
クロック同期回路3fに出力される（８）。なお、ラッチ
4cおよびラッチ4dにデータが書き込まれた後も、システ
ムプログラム実行中は、コンパレータ4aによるコンパレ
ート出力32がＨレベルとなるので、システムアクセス信
号35がオアゲート3dに送出され、CPU高速クロック信号H
CLKがCPUに選択出力される。
クロック信号HCLKが選択される（７）。次いで、選択さ
れたCPU高速クロック信号HCLKがオアゲート3eを介して
クロック同期回路3fに出力される（８）。なお、ラッチ
4cおよびラッチ4dにデータが書き込まれた後も、システ
ムプログラム実行中は、コンパレータ4aによるコンパレ
ート出力32がＨレベルとなるので、システムアクセス信
号35がオアゲート3dに送出され、CPU高速クロック信号H
CLKがCPUに選択出力される。
一方、ステップ（３）の判断でNOの場合、すなわちア
プリケーションプログラムが実行されて、コンパレータ
4a,4bによる比較結果となるコンパレート出力31,32がＬ
レベルとなる。従って、アプリケーションプログラム実
行中はシステムアクセス信号35がＬレベルとなり、スイ
ッチ設定信号1aが有効となる（９）。このため、スイッ
チ１が「Ｈ」レベルの場合は、アンドゲート3bを介して
CPU高速クロック信号HCLKがオアゲート3eに選択出力さ
れる。
プリケーションプログラムが実行されて、コンパレータ
4a,4bによる比較結果となるコンパレート出力31,32がＬ
レベルとなる。従って、アプリケーションプログラム実
行中はシステムアクセス信号35がＬレベルとなり、スイ
ッチ設定信号1aが有効となる（９）。このため、スイッ
チ１が「Ｈ」レベルの場合は、アンドゲート3bを介して
CPU高速クロック信号HCLKがオアゲート3eに選択出力さ
れる。
また、スイッチ１が「Ｌ」レベルの場合は、アンドゲ
ート3cを介してCPU低速クロック信号LCLKがオアゲート3
eに選択出力される。
ート3cを介してCPU低速クロック信号LCLKがオアゲート3
eに選択出力される。
なお、上記実施例においては、システム立ち上げ時に
システムエリアをラッチさせることによりシステムまた
はユーザエリアを検査しているが、例えばモトローラ社
製の68000シリーズのようなCPUについては、CPU自身が
システム状態かユーザ状態かをステータスとして出力で
きるため、システムユーザ検出回路４は、第２図に比べ
て簡便なゲート回路で構成することが可能となる。
システムエリアをラッチさせることによりシステムまた
はユーザエリアを検査しているが、例えばモトローラ社
製の68000シリーズのようなCPUについては、CPU自身が
システム状態かユーザ状態かをステータスとして出力で
きるため、システムユーザ検出回路４は、第２図に比べ
て簡便なゲート回路で構成することが可能となる。
また、上記実施例においてはCPU制御回路２が実行す
るプログラム種別に基づいてCPU高速クロック信号HCLK
を優先してCPU制御回路２に供給する場合について説明
したが、第３図に示すように、特定のシステムデバイ
ス、例えばBIOS格納回路６へのアクセス状態に基づいて
CPU高速クロック信号HCLKを優先してCPU制御回路２に供
給しても良い。以下、第３図および第４図を参照しなが
らその場合について説明する。
るプログラム種別に基づいてCPU高速クロック信号HCLK
を優先してCPU制御回路２に供給する場合について説明
したが、第３図に示すように、特定のシステムデバイ
ス、例えばBIOS格納回路６へのアクセス状態に基づいて
CPU高速クロック信号HCLKを優先してCPU制御回路２に供
給しても良い。以下、第３図および第４図を参照しなが
らその場合について説明する。
第４図はこの発明の他の実施例を示すコンピュータ装
置の構成を説明する回路ブロック図であり、第１図と同
じものには同じ符号を付してある。41はBIOSアクセス検
出回路で、システムバス13のアドレスバス13a上のアド
レスを解析してBIOSアクセス有無を検出する。
置の構成を説明する回路ブロック図であり、第１図と同
じものには同じ符号を付してある。41はBIOSアクセス検
出回路で、システムバス13のアドレスバス13a上のアド
レスを解析してBIOSアクセス有無を検出する。
第５図は、第４図に示したBIOSアクセス検出回路41の
構成を説明するブロック図であり、第２図と同一のもの
には同じ符号を付してある。
構成を説明するブロック図であり、第２図と同一のもの
には同じ符号を付してある。
この図において、41aはBIOSアクセス信号で、BIOS格
納回路６およびオアゲート3dに出力する。
納回路６およびオアゲート3dに出力する。
以下、第６図を参照しながらこの発明によるシステム
クロック優先出力制御動作について説明する。
クロック優先出力制御動作について説明する。
第６図はこの発明による他のシステムクロック優先出
力制御手順の一例を説明するフローチャートである。な
お、（１）〜（10）は各ステップを示す。
力制御手順の一例を説明するフローチャートである。な
お、（１）〜（10）は各ステップを示す。
BIOSアクセス検出回路41は、常時アドレスバス13aの
アドレスをモニタし（１）、アドレス内容がBIOS格納回
路６へのアクセス要求が発生したかどうかを判断し
（２）、NOならばさらにスイッチ１のスイッチ設定信号
1aの値がＨレバルかどうかを判断し（３）、YESならば
クロック制御回路３がCPU高速クロック信号HCLKのオア
ゲート3eに選択し（４）、CPU高速クロック信号HCLKをC
PU制御回路２に出力する（５）。
アドレスをモニタし（１）、アドレス内容がBIOS格納回
路６へのアクセス要求が発生したかどうかを判断し
（２）、NOならばさらにスイッチ１のスイッチ設定信号
1aの値がＨレバルかどうかを判断し（３）、YESならば
クロック制御回路３がCPU高速クロック信号HCLKのオア
ゲート3eに選択し（４）、CPU高速クロック信号HCLKをC
PU制御回路２に出力する（５）。
一方、ステップ（３）において、NOならばクロック制
御回路３がCPU低速クロック信号LCLKをオアゲート3eに
選択し（６）、CPU高速クロック信号HCLKをCPU制御回路
２に出力する（７）。
御回路３がCPU低速クロック信号LCLKをオアゲート3eに
選択し（６）、CPU高速クロック信号HCLKをCPU制御回路
２に出力する（７）。
一方、ステップ（２）の判断でYESならばBIOSアクセ
ス信号41aをBIOS格納回路６およびオアゲート3dに出力
する（８）。
ス信号41aをBIOS格納回路６およびオアゲート3dに出力
する（８）。
これにより、BIOS格納回路６はデータバス13bに所望
の内容が出力される。
の内容が出力される。
このため、スイッチ１のスイッチ設定信号1aの値がＨ
レバルであろうと、Ｌレべルであろうともオア出力21が
常時Ｈレベルとなり（９）、CPU高速クロック信号HCLK
がオアゲート3eに優先して出力される（10）。
レバルであろうと、Ｌレべルであろうともオア出力21が
常時Ｈレベルとなり（９）、CPU高速クロック信号HCLK
がオアゲート3eに優先して出力される（10）。
このため、BIOS格納回路６のアクセス要求が発生する
毎に、CPU高速クロック信号HCLKが優先してCPU制御回路
２に出力され、BIOS実行を高速化できる。
毎に、CPU高速クロック信号HCLKが優先してCPU制御回路
２に出力され、BIOS実行を高速化できる。
なお、上記実施例ではBIOS格納回路６のアドレス範囲
をハードウエアにより検知してCPU高速クロック信号HCL
Kが優先してCPU制御回路２に出力する場合について説明
したが、スイッチ１の設定状態をCPU制御回路２がソフ
トウエアにより読み込み、BIOS実行アドレス先頭部で、
CPUクロックセレクトを制御しても良い。
をハードウエアにより検知してCPU高速クロック信号HCL
Kが優先してCPU制御回路２に出力する場合について説明
したが、スイッチ１の設定状態をCPU制御回路２がソフ
トウエアにより読み込み、BIOS実行アドレス先頭部で、
CPUクロックセレクトを制御しても良い。
また、上記実施例ではCPU制御回路２に対して２種類
のCPUクロック信号を出力するコンピュータ装置を例に
して説明したが、CPU制御回路２に対して２種類以上CPU
クロック信号を選択出力できるコンピュータ装置にも、
この発明を適用でき、任意のCPUクロック信号を選択し
てCPU制御回路２に出力することができる。
のCPUクロック信号を出力するコンピュータ装置を例に
して説明したが、CPU制御回路２に対して２種類以上CPU
クロック信号を選択出力できるコンピュータ装置にも、
この発明を適用でき、任意のCPUクロック信号を選択し
てCPU制御回路２に出力することができる。
〔発明の効果〕 以上説明したように、本発明によれば、コンピュータ
装置に、第１及び第２のアドレスを記憶するためのアド
レス記憶手段と、このアドレス記憶手段を初期状態で０
にリセットし、起動時に前記第１及び第２のアドレスと
してシステムプログラムのアドレス境界値をセットする
記憶制御手段と、前記CPUの実行対象のプログラムアド
レスと、前記第１及び第２のアドレスのそれぞれとを比
較する比較手段と、この比較手段による比較の結果、前
記プログラムアドレスが前記第１のアドレス以下または
前記第２のアドレス以上である場合、前記クロック指定
手段の指定するクロック信号によらず、所定周波数のク
ロック信号を前記CPUに供給するように前記クロック供
給手段を制御するクロック制御手段とを設けたので、ユ
ーザの設定操作を要さずにセットさせるシステムプログ
ラムのアドレス境界値に基づいて、システムプログラム
の実行を検出して、指定によらず高速なクロックでCPU
を動作できるとともに、このアドレス境界値のセット以
前の動作も、このアドレス境界値が０にリセットされて
いるので、指定によらず高速なクロックでCPUを動作さ
せることができ、アプリケーションプログラムを実行す
る場合は、指定したクロックでCPUを動作できるととも
に、高速処理が可能な状態ではより高速なクロックでCP
Uを動作できるという効果がある。
装置に、第１及び第２のアドレスを記憶するためのアド
レス記憶手段と、このアドレス記憶手段を初期状態で０
にリセットし、起動時に前記第１及び第２のアドレスと
してシステムプログラムのアドレス境界値をセットする
記憶制御手段と、前記CPUの実行対象のプログラムアド
レスと、前記第１及び第２のアドレスのそれぞれとを比
較する比較手段と、この比較手段による比較の結果、前
記プログラムアドレスが前記第１のアドレス以下または
前記第２のアドレス以上である場合、前記クロック指定
手段の指定するクロック信号によらず、所定周波数のク
ロック信号を前記CPUに供給するように前記クロック供
給手段を制御するクロック制御手段とを設けたので、ユ
ーザの設定操作を要さずにセットさせるシステムプログ
ラムのアドレス境界値に基づいて、システムプログラム
の実行を検出して、指定によらず高速なクロックでCPU
を動作できるとともに、このアドレス境界値のセット以
前の動作も、このアドレス境界値が０にリセットされて
いるので、指定によらず高速なクロックでCPUを動作さ
せることができ、アプリケーションプログラムを実行す
る場合は、指定したクロックでCPUを動作できるととも
に、高速処理が可能な状態ではより高速なクロックでCP
Uを動作できるという効果がある。
第１図はこの発明の一実施例を示すコンピュータ装置の
一例を示す回路ブロック図、第２図は、第１図に示した
システム／ユーザ検出回路，クロック制御回路の構成を
説明する詳細回路ブロック図、第３図はこの発明による
システムクロック優先出力制御手順の一例を説明するフ
ローチャート、第４図はこの発明の他の実施例を示すコ
ンピュータ装置の構成を説明する回路ブロック図、第５
図は、第４図に示したBIOSアクセス検出回路の構成を説
明するブロック図、第６図はこの発明による他のシステ
ムクロック優先出力制御手順の一例を説明するフローチ
ャートである。 図中、１はスイッチ、２はCPU制御回路、３はクロック
制御回路、４はシステムユーザ検出回路、５はDMA制御
回路、６はBIOS格納回路、７は主記憶回路、８はCRT制
御回路、９はFDD制御回路、10,11は周辺装置制御回路、
13はシステムバス、14はCRT装置、15はフロッピーディ
スク装置である。
一例を示す回路ブロック図、第２図は、第１図に示した
システム／ユーザ検出回路，クロック制御回路の構成を
説明する詳細回路ブロック図、第３図はこの発明による
システムクロック優先出力制御手順の一例を説明するフ
ローチャート、第４図はこの発明の他の実施例を示すコ
ンピュータ装置の構成を説明する回路ブロック図、第５
図は、第４図に示したBIOSアクセス検出回路の構成を説
明するブロック図、第６図はこの発明による他のシステ
ムクロック優先出力制御手順の一例を説明するフローチ
ャートである。 図中、１はスイッチ、２はCPU制御回路、３はクロック
制御回路、４はシステムユーザ検出回路、５はDMA制御
回路、６はBIOS格納回路、７は主記憶回路、８はCRT制
御回路、９はFDD制御回路、10,11は周辺装置制御回路、
13はシステムバス、14はCRT装置、15はフロッピーディ
スク装置である。
Claims (1)
- 【請求項１】周波数の異なる複数のクロック信号に基づ
いて起動するCPUと、このCPUが動作するクロック信号を
指定するクロック指定手段と、このクロック指定手段の
指定に基づいて、前記CPUにクロック信号を供給するク
ロック供給手段とを有するコンピュータ装置において、 第１及び第２のアドレスを記憶するためのアドレス記憶
手段と、 このアドレス記憶手段を初期状態で０にリセットし、起
動時に前記第１及び第２のアドレスとしてシステムプロ
グラムのアドレス境界値をセットする記憶制御手段と、 前記CPUの実行対象のプログラムアドレスと、前記第１
及び第２のアドレスのそれぞれとを比較する比較手段
と、 この比較手段による比較の結果、前記プログラムアドレ
スが前記第１のアドレス以下または前記第２のアドレス
以上である場合、前記クロック指定手段の指定するクロ
ック信号によらず、所定周波数のクロック信号を前記CP
Uに供給するように前記クロック供給手段を制御するク
ロック制御手段とを具備したことを特徴とするコンピュ
ータ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151075A JP2718700B2 (ja) | 1988-06-21 | 1988-06-21 | コンピュータ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63151075A JP2718700B2 (ja) | 1988-06-21 | 1988-06-21 | コンピュータ装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH023809A JPH023809A (ja) | 1990-01-09 |
| JP2718700B2 true JP2718700B2 (ja) | 1998-02-25 |
Family
ID=15510764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63151075A Expired - Fee Related JP2718700B2 (ja) | 1988-06-21 | 1988-06-21 | コンピュータ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2718700B2 (ja) |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6045828A (ja) * | 1983-08-24 | 1985-03-12 | Hitachi Ltd | シングルチツプマイコン |
| JPS60150137A (ja) * | 1984-01-13 | 1985-08-07 | Matsushita Electric Works Ltd | マイクロコンピユ−タシステム |
| JPS62151934A (ja) * | 1985-12-25 | 1987-07-06 | Nec Corp | 情報処理装置 |
| JPS62226361A (ja) * | 1986-03-28 | 1987-10-05 | Mitsubishi Electric Corp | マイクロプロセツサシステム |
-
1988
- 1988-06-21 JP JP63151075A patent/JP2718700B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH023809A (ja) | 1990-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |