JP2717506B2 - データ・カーソル表示方法 - Google Patents
データ・カーソル表示方法Info
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- JP2717506B2 JP2717506B2 JP6124270A JP12427094A JP2717506B2 JP 2717506 B2 JP2717506 B2 JP 2717506B2 JP 6124270 A JP6124270 A JP 6124270A JP 12427094 A JP12427094 A JP 12427094A JP 2717506 B2 JP2717506 B2 JP 2717506B2
- Authority
- JP
- Japan
- Prior art keywords
- data
- format
- auxiliary block
- cursor
- segment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D7/00—Indicating measured values
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Digital Computer Display Output (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Controls And Circuits For Display Device (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、２進データ表示の解釈
に好適なデータ・カーソル表示方法に関する。
に好適なデータ・カーソル表示方法に関する。
【０００２】
【従来技術】コンピュータ、解析装置、測定機器等の表
示装置に表示形式のフォーマット化されていない２進デ
ータ群を表示するとき、連続して表示されたビット・デ
ータ・セグメント間の境界の位置を判断することが困難
である。この問題は、データ・セグメントの長さ又は大
きさが一様でない場合、及び異なるセグメント間のビッ
ト・データの表示位置が混在している場合等に顕著とな
る。１つの形式にフォーマット化されていない２進デー
タ群の一例としては、ＡＥＳ／ＥＢＵフォーマットにお
けるデジタル・オーディオ・データがある。このデータ
及び関連するクロック情報は、２相のマーク・コーディ
ング規則に従ったマンチェスター・コードを使用した一
連のフォーマットで伝送される。この信号の重要な特性
は、この信号が直流成分を持たないこと、デコーディン
グ情報がデータの遷移部分、即ち振幅の変化部分に含ま
れていること、極性情報を必要としないこと、クロック
信号がデータの中に埋没していること等である。このマ
ンチェスター・コードの一例を時間軸領域で図４に示し
ている。
示装置に表示形式のフォーマット化されていない２進デ
ータ群を表示するとき、連続して表示されたビット・デ
ータ・セグメント間の境界の位置を判断することが困難
である。この問題は、データ・セグメントの長さ又は大
きさが一様でない場合、及び異なるセグメント間のビッ
ト・データの表示位置が混在している場合等に顕著とな
る。１つの形式にフォーマット化されていない２進デー
タ群の一例としては、ＡＥＳ／ＥＢＵフォーマットにお
けるデジタル・オーディオ・データがある。このデータ
及び関連するクロック情報は、２相のマーク・コーディ
ング規則に従ったマンチェスター・コードを使用した一
連のフォーマットで伝送される。この信号の重要な特性
は、この信号が直流成分を持たないこと、デコーディン
グ情報がデータの遷移部分、即ち振幅の変化部分に含ま
れていること、極性情報を必要としないこと、クロック
信号がデータの中に埋没していること等である。このマ
ンチェスター・コードの一例を時間軸領域で図４に示し
ている。
【０００３】図４の信号で表されるデータをデータ・ブ
ロックに構造化しても良い。「プリアンブル（PREambl
e）」と呼ばれる特別の文字でこれらのデータ・ブロッ
クの境界を記述している。なお、このプリアンブルを
「ＰＲＥ」と略記することがある。これらのデータ・ブ
ロックの時間軸領域の構造を例示すると図５のようにな
る。この場合、「Ｓ」、「Ａ」、及び「Ｂ」というプリ
アンブルの文字で各データ・ブロックの開始時点を示し
ている。データ・ブロックは、「フレーム（Frame）」
と呼ばれる小さい部分に更に分割しても良い。このフレ
ームの部分は更に２つの「サブフレーム」という部分に
分割しても良い。図６は、ＡＥＳ／ＥＢＵフォーマット
のサブフレームの構造を模式的に示す図である。この図
６のサブフレームは、３２ビットのデータである。最初
の４ビットがプリアンブル（ＰＲＥ）であり、次の２４
ビットが伝送するオーディオ・データ・サンプルの情報
であり、最後の４ビットは、以下のような特別の情報で
ある。すなわち、オーディオ・サンプルの有効性を示す
「Ｖ」ビット、ユーザー・データを示す「Ｕ」ビット、
チャンネル状態データを示す「Ｃ」ビット及びサブフレ
ームの極性を示す「Ｐ」ビットである。受信／デコーダ
装置は、図７に示すような模式的なダイアグラムに従っ
て、サブフレーム「Ｓ」、「Ａ」、「Ｂ」からの個々の
チャンネル及びユーザーのデータを組み立ててデータ・
ブロックを生成する必要がある。この結果、これらの直
列データ・ブロックから４つの特有な補助データ・ブロ
ックが組み立てられる。これらの補助データ・ブロック
の特徴は、ブロック情報が時間情報であり、ブロックの
生成は、フレームの繰り返し周波数の逆数に関連してい
ることである。即ち、Ｎビットのブロックに対してフレ
ーム周波数がＸ（フレーム／秒）である場合、補助デー
タ・ブロックを完全に蓄積するには、Ｎ／Ｘ秒の時間が
かかる。１セットのデータ・ブロックが完成するとすぐ
に次のセットのデータ・ブロックの蓄積を開始する。Ａ
ＥＳ／ＥＢＵフォーマット、ＩＥＣ９５８フォーマッ
ト、ＳＰＤＩＦフォーマット等のデジタル・オーディオ
・データでは、上述のマンチェスター・エンコーディン
グ及びデータ・ブロックを採用し、４つの補助データ・
ブロックを形成するビット・データを使用する為に異な
るフォーマットを定義している。
ロックに構造化しても良い。「プリアンブル（PREambl
e）」と呼ばれる特別の文字でこれらのデータ・ブロッ
クの境界を記述している。なお、このプリアンブルを
「ＰＲＥ」と略記することがある。これらのデータ・ブ
ロックの時間軸領域の構造を例示すると図５のようにな
る。この場合、「Ｓ」、「Ａ」、及び「Ｂ」というプリ
アンブルの文字で各データ・ブロックの開始時点を示し
ている。データ・ブロックは、「フレーム（Frame）」
と呼ばれる小さい部分に更に分割しても良い。このフレ
ームの部分は更に２つの「サブフレーム」という部分に
分割しても良い。図６は、ＡＥＳ／ＥＢＵフォーマット
のサブフレームの構造を模式的に示す図である。この図
６のサブフレームは、３２ビットのデータである。最初
の４ビットがプリアンブル（ＰＲＥ）であり、次の２４
ビットが伝送するオーディオ・データ・サンプルの情報
であり、最後の４ビットは、以下のような特別の情報で
ある。すなわち、オーディオ・サンプルの有効性を示す
「Ｖ」ビット、ユーザー・データを示す「Ｕ」ビット、
チャンネル状態データを示す「Ｃ」ビット及びサブフレ
ームの極性を示す「Ｐ」ビットである。受信／デコーダ
装置は、図７に示すような模式的なダイアグラムに従っ
て、サブフレーム「Ｓ」、「Ａ」、「Ｂ」からの個々の
チャンネル及びユーザーのデータを組み立ててデータ・
ブロックを生成する必要がある。この結果、これらの直
列データ・ブロックから４つの特有な補助データ・ブロ
ックが組み立てられる。これらの補助データ・ブロック
の特徴は、ブロック情報が時間情報であり、ブロックの
生成は、フレームの繰り返し周波数の逆数に関連してい
ることである。即ち、Ｎビットのブロックに対してフレ
ーム周波数がＸ（フレーム／秒）である場合、補助デー
タ・ブロックを完全に蓄積するには、Ｎ／Ｘ秒の時間が
かかる。１セットのデータ・ブロックが完成するとすぐ
に次のセットのデータ・ブロックの蓄積を開始する。Ａ
ＥＳ／ＥＢＵフォーマット、ＩＥＣ９５８フォーマッ
ト、ＳＰＤＩＦフォーマット等のデジタル・オーディオ
・データでは、上述のマンチェスター・エンコーディン
グ及びデータ・ブロックを採用し、４つの補助データ・
ブロックを形成するビット・データを使用する為に異な
るフォーマットを定義している。
【０００４】デジタル・オーディオ技術に応用する為に
は、補助ブロックのサイズを１９２ビットとし、各ブロ
ックを２４バイト（１バイトは８ビット）に構成する。
ブロックの一例を図８に示している。これらのフォーマ
ットの一例としてＡＥＳ／ＥＢＵのチャンネル状態のフ
ォーマットの例を以下に示す。
は、補助ブロックのサイズを１９２ビットとし、各ブロ
ックを２４バイト（１バイトは８ビット）に構成する。
ブロックの一例を図８に示している。これらのフォーマ
ットの一例としてＡＥＳ／ＥＢＵのチャンネル状態のフ
ォーマットの例を以下に示す。
【０００５】
【表１】
【０００６】他のブロック及び他のフォーマットにおい
ても類似の定義が存在している。このようなフォーマッ
トは、新たなビット割当及び新たな応用例の開発と共に
進化し続けるのである。
ても類似の定義が存在している。このようなフォーマッ
トは、新たなビット割当及び新たな応用例の開発と共に
進化し続けるのである。
【０００７】
【発明が解決しようとする課題】上述のような種々のデ
ータ・フォーマットにおけるデータを表示する際には、
データの個々のビットの表す意味を確認したり、ビット
位置及び状態の意味をデコードしたり、あるビットのエ
ラーを検出したりすることが困難になるという問題があ
る。
ータ・フォーマットにおけるデータを表示する際には、
データの個々のビットの表す意味を確認したり、ビット
位置及び状態の意味をデコードしたり、あるビットのエ
ラーを検出したりすることが困難になるという問題があ
る。
【０００８】従って、本発明の目的は、上述の如き種々
のフォーマットのデータ表示においてデータのグループ
化されたセグメントやビット群等を容易に認識可能とす
るデータ・カーソル表示方法を提供することである。
のフォーマットのデータ表示においてデータのグループ
化されたセグメントやビット群等を容易に認識可能とす
るデータ・カーソル表示方法を提供することである。
【０００９】
【課題を解決する為の手段】本発明は、フォーマットの
異なるデータ群のためのデータ・カーソル表示方法を提
供している。本発明によれば、デジタル入力信号から特
定のデータ・ブロックを抽出し、該データ・ブロックを
２進データ形式で表示し、表示された上記データ・ブロ
ックの範囲内の１ビット・データの位置にカーソルを表
示し、該カーソル位置の１ビット・データに関連するセ
グメントを形成する関連ビット・データを、上記特定の
データ・ブロックの予め記憶したフォーマットに従って
求め、上記セグメントを形成する上記関連ビット・デー
タを強調表示することを特徴とする。また、本発明によ
れば、上記予め記憶したフォーマット及び上記関連ビッ
ト・データに基づいて上記セグメントの情報をデコード
し、このデコードした上記セグメントの情報を英数字形
式で表示することを特徴とする。
異なるデータ群のためのデータ・カーソル表示方法を提
供している。本発明によれば、デジタル入力信号から特
定のデータ・ブロックを抽出し、該データ・ブロックを
２進データ形式で表示し、表示された上記データ・ブロ
ックの範囲内の１ビット・データの位置にカーソルを表
示し、該カーソル位置の１ビット・データに関連するセ
グメントを形成する関連ビット・データを、上記特定の
データ・ブロックの予め記憶したフォーマットに従って
求め、上記セグメントを形成する上記関連ビット・デー
タを強調表示することを特徴とする。また、本発明によ
れば、上記予め記憶したフォーマット及び上記関連ビッ
ト・データに基づいて上記セグメントの情報をデコード
し、このデコードした上記セグメントの情報を英数字形
式で表示することを特徴とする。
【００１０】
【作用】フォーマットが統一されていないデータ群を表
示した場合、カーソルの表示位置のビット・データに関
連するセグメントを構成する関連ビット・データを強調
表示するので、データのセグメントの境界が明瞭に一目
瞭然に認識できる。また、セグメント情報をデコード
し、英数字で表示することにより、カーソルの位置のビ
ット・データが含まれるセグメントの情報を確実且つ容
易に把握できる。
示した場合、カーソルの表示位置のビット・データに関
連するセグメントを構成する関連ビット・データを強調
表示するので、データのセグメントの境界が明瞭に一目
瞭然に認識できる。また、セグメント情報をデコード
し、英数字で表示することにより、カーソルの位置のビ
ット・データが含まれるセグメントの情報を確実且つ容
易に把握できる。
【００１１】
【実施例】図２は、本発明を適用するのに好適なデータ
表示装置１０の一実施例の構成を示すブロック図であ
る。この装置１０は、直列デジタル・データであるオー
ディオ入力信号をレシーバ／デコーダ１２で受ける。こ
のレシーバ／デコーダ１２は、入力信号からオーディオ
・データ・サンプルを抽出する。このデータ・サンプル
は、ＡＥＳ／ＥＢＵフォーマットであり、１フレーム・
データで２つのオーディオ信号か又は１対のステレオ信
号を表し、各サブフレームが２４ビットのデータであ
る。このオーディオ・データはオーバーサンプラ１４に
入力される。ここでオーバーサンプリングされたオーデ
ィオ・データはＤＳＰ（デジタル信号プロセッサ）１６
に供給される。レシーバ／デコーダ１２は、各サブフレ
ーム・データからブロック・ビットＶ、Ｕ、Ｃ、Ｐも抽
出する。これらのブロック・ビットはＤＳＰ１６に直接
送られる。ＤＳＰ１６は、ブロック・ビットのデータか
ら図７に示すような補助ブロックを構築し、メモリ１８
に記憶する。この結果、オーディオ直列デジタル・デー
タの各ブロックの最後には、ブロック・ビットＶ、Ｕ、
Ｃ、Ｐの各々に対して１つの完全な補助ブロックが生成
される。
表示装置１０の一実施例の構成を示すブロック図であ
る。この装置１０は、直列デジタル・データであるオー
ディオ入力信号をレシーバ／デコーダ１２で受ける。こ
のレシーバ／デコーダ１２は、入力信号からオーディオ
・データ・サンプルを抽出する。このデータ・サンプル
は、ＡＥＳ／ＥＢＵフォーマットであり、１フレーム・
データで２つのオーディオ信号か又は１対のステレオ信
号を表し、各サブフレームが２４ビットのデータであ
る。このオーディオ・データはオーバーサンプラ１４に
入力される。ここでオーバーサンプリングされたオーデ
ィオ・データはＤＳＰ（デジタル信号プロセッサ）１６
に供給される。レシーバ／デコーダ１２は、各サブフレ
ーム・データからブロック・ビットＶ、Ｕ、Ｃ、Ｐも抽
出する。これらのブロック・ビットはＤＳＰ１６に直接
送られる。ＤＳＰ１６は、ブロック・ビットのデータか
ら図７に示すような補助ブロックを構築し、メモリ１８
に記憶する。この結果、オーディオ直列デジタル・デー
タの各ブロックの最後には、ブロック・ビットＶ、Ｕ、
Ｃ、Ｐの各々に対して１つの完全な補助ブロックが生成
される。
【００１２】ＤＳＰ１６は、バス２２を介してマイクロ
・プロセッサ２０と接続されている。このマイクロ・プ
ロセッサ２０は、ＣＰＵ（中央処理ユニット）２１と、
オペレータとの間の情報授受を行うＩ／Ｆ（インタフェ
ース）２３と、表示装置（表示メモリ等含む）２５と、
ＰＲＯＭ（プログラマブル読出し専用メモリ）２７とを
含んでいる。インタフェース２３、表示装置２５及びＰ
ＲＯＭ２７は、バス２２を介してＣＰＵ２１とデータの
授受を行う。メモリ１８からバッファ１９を介して補助
ブロックのデータがバス２２に送られる。マイクロ・プ
ロセッサ２０は、ＤＳＰ１６からのオーディオ・データ
をアナログ信号に変換して表示装置２５上に表示する。
マイクロ・プロセッサ２０は、インタフェース２３を介
して供給されるオペレータからの選択データに応じて、
補助ブロックのデータも２進形式又は他のデコード形式
で表示する。この補助ブロックのデータのフォーマット
は、ＰＲＯＭ２７に記憶されており、ＣＰＵ２１は、そ
のフォーマット・データを用いて選択された補助ブロッ
クのデータの中の２進データをデコードする。この補助
ブロック・データのフォーマットは、そのブロック内の
あるビットの状態によって決まるので、ＰＲＯＭ２７
は、選択された補助ブロック用に複数のフォーマットを
記憶しており、どのフォーマットを使用して残りの２進
データをデコードするかを指定するポインタ・ビットも
含んでいる。
・プロセッサ２０と接続されている。このマイクロ・プ
ロセッサ２０は、ＣＰＵ（中央処理ユニット）２１と、
オペレータとの間の情報授受を行うＩ／Ｆ（インタフェ
ース）２３と、表示装置（表示メモリ等含む）２５と、
ＰＲＯＭ（プログラマブル読出し専用メモリ）２７とを
含んでいる。インタフェース２３、表示装置２５及びＰ
ＲＯＭ２７は、バス２２を介してＣＰＵ２１とデータの
授受を行う。メモリ１８からバッファ１９を介して補助
ブロックのデータがバス２２に送られる。マイクロ・プ
ロセッサ２０は、ＤＳＰ１６からのオーディオ・データ
をアナログ信号に変換して表示装置２５上に表示する。
マイクロ・プロセッサ２０は、インタフェース２３を介
して供給されるオペレータからの選択データに応じて、
補助ブロックのデータも２進形式又は他のデコード形式
で表示する。この補助ブロックのデータのフォーマット
は、ＰＲＯＭ２７に記憶されており、ＣＰＵ２１は、そ
のフォーマット・データを用いて選択された補助ブロッ
クのデータの中の２進データをデコードする。この補助
ブロック・データのフォーマットは、そのブロック内の
あるビットの状態によって決まるので、ＰＲＯＭ２７
は、選択された補助ブロック用に複数のフォーマットを
記憶しており、どのフォーマットを使用して残りの２進
データをデコードするかを指定するポインタ・ビットも
含んでいる。
【００１３】図３は、本発明に係る補助データ・ブロッ
クの２進表示及びカーソル表示の一例を示している。カ
ーソル３０は、インタフェース２３を介してオペレータ
に制御されるもので、２進データの任意の位置に移動可
能である。このカーソルの位置のビットに関連するビッ
トの各々はハイライト表示３２で明瞭に強調表示され
る。この強調表示は、輝度を部分的に高くする方法、文
字の線を太くする方法、下線を引く方法、反転表示する
方法等何れの表示方法を用いても構わない。カーソル３
０の表示位置を２進データ内で移動させるにつれて、選
択された補助ブロックの各セグメント毎にハイライト表
示３２により強調表示される。例えば、特定のセグメン
トがＩＤ（アイデンティフィケーション）ビットのよう
に１ビットのデータである場合には、その１ビットのみ
がハイライト表示される。特定のセグメントが１ワード
内の複数ビットに亘る場合には、そのセグメントのビッ
トのみがハイライト表示される。この特定のセグメント
のデータは、同時にマイクロ・プロセッサ２０によりデ
コードされ、そのハイライト表示されたセグメントのタ
イトル及び値を表す英数字が表示装置２５に表示され
る。このような表示方法によれば、オペレータが選択し
た補助ブロック内の２進データを観測する際に、どのビ
ットが特定のセグメントに属しているかということ及び
そのセグメントの値及びタイトルを容易に認識できる。
クの２進表示及びカーソル表示の一例を示している。カ
ーソル３０は、インタフェース２３を介してオペレータ
に制御されるもので、２進データの任意の位置に移動可
能である。このカーソルの位置のビットに関連するビッ
トの各々はハイライト表示３２で明瞭に強調表示され
る。この強調表示は、輝度を部分的に高くする方法、文
字の線を太くする方法、下線を引く方法、反転表示する
方法等何れの表示方法を用いても構わない。カーソル３
０の表示位置を２進データ内で移動させるにつれて、選
択された補助ブロックの各セグメント毎にハイライト表
示３２により強調表示される。例えば、特定のセグメン
トがＩＤ（アイデンティフィケーション）ビットのよう
に１ビットのデータである場合には、その１ビットのみ
がハイライト表示される。特定のセグメントが１ワード
内の複数ビットに亘る場合には、そのセグメントのビッ
トのみがハイライト表示される。この特定のセグメント
のデータは、同時にマイクロ・プロセッサ２０によりデ
コードされ、そのハイライト表示されたセグメントのタ
イトル及び値を表す英数字が表示装置２５に表示され
る。このような表示方法によれば、オペレータが選択し
た補助ブロック内の２進データを観測する際に、どのビ
ットが特定のセグメントに属しているかということ及び
そのセグメントの値及びタイトルを容易に認識できる。
【００１４】図１は、本発明のデータ・カーソル表示方
法の手順の一実施例を示す流れ図である。マイクロ・プ
ロセッサ２０は、観測装置１０を制御し、ＤＳＰ１６に
コマンドを送り、補助ブロックの取り込み及び記憶を実
行させる。データ・ブロックがメモリ１８に記憶される
と、そのデータ・ブロックはバッファ１９に転送され、
次のデータ・ブロックが取り込まれ、メモリ１８に記憶
される。マイクロ・プロセッサ２０は、選択された補助
ブロックのデータを表示装置２５に２進データ形式又は
他のデコード形式で表示する。２進データの中でオペレ
ータはカーソル３０をブロック内の所望のビットに移動
させる。カーソル３０の各表示位置毎にマイクロ・プロ
セッサ２０は、ＰＲＯＭ２７の中の適当なフォーマット
に基づいてそのカーソルの位置に関連するビット群を検
出し、そのカーソル位置のビットと共にそれに関連する
ビット群を表示装置２５上で総てハイライト表示する。
以上のサイクルは、２進データ表示モードである限り繰
り返される。
法の手順の一実施例を示す流れ図である。マイクロ・プ
ロセッサ２０は、観測装置１０を制御し、ＤＳＰ１６に
コマンドを送り、補助ブロックの取り込み及び記憶を実
行させる。データ・ブロックがメモリ１８に記憶される
と、そのデータ・ブロックはバッファ１９に転送され、
次のデータ・ブロックが取り込まれ、メモリ１８に記憶
される。マイクロ・プロセッサ２０は、選択された補助
ブロックのデータを表示装置２５に２進データ形式又は
他のデコード形式で表示する。２進データの中でオペレ
ータはカーソル３０をブロック内の所望のビットに移動
させる。カーソル３０の各表示位置毎にマイクロ・プロ
セッサ２０は、ＰＲＯＭ２７の中の適当なフォーマット
に基づいてそのカーソルの位置に関連するビット群を検
出し、そのカーソル位置のビットと共にそれに関連する
ビット群を表示装置２５上で総てハイライト表示する。
以上のサイクルは、２進データ表示モードである限り繰
り返される。
【００１５】以上本発明の好適実施例について説明した
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。
が、本発明はここに説明した実施例のみに限定されるも
のではなく、本発明の要旨を逸脱することなく必要に応
じて種々の変形及び変更を実施し得ることは当業者には
明らかである。
【００１６】
【発明の効果】本発明のデータ・カーソル表示方法によ
れば、ＰＲＯＭに記憶しておいたデータ・フォーマット
に従って、現在のカーソルの位置と共にそれに関連する
セグメント・データの総てをハイライト表示できるの
で、データ表示のフォーマットが統一されていない場合
や複雑な場合でも任意のカーソル位置のデータ及びそれ
に関連するデータ部分を一目瞭然に認識することができ
る。
れば、ＰＲＯＭに記憶しておいたデータ・フォーマット
に従って、現在のカーソルの位置と共にそれに関連する
セグメント・データの総てをハイライト表示できるの
で、データ表示のフォーマットが統一されていない場合
や複雑な場合でも任意のカーソル位置のデータ及びそれ
に関連するデータ部分を一目瞭然に認識することができ
る。
【図１】本発明の手順の一実施例を示す流れ図である。
【図２】本発明を適用するのに好適なデータ表示装置シ
ステムの構成を示すブロック図である。
ステムの構成を示すブロック図である。
【図３】本発明の方法による表示例を示す図である。
【図４】マンチェスター・コードのデジタル信号の一例
を示す波形図である。
を示す波形図である。
【図５】特定のデジタル・フォーマットのフレーム及び
サブフレームを含む直列データ・ブロックの一例を示す
図である。
サブフレームを含む直列データ・ブロックの一例を示す
図である。
【図６】図５の直列データ・ブロックのサブフレームの
構成例を示す図である。
構成例を示す図である。
【図７】図５の直列データ・ブロックから補助ブロック
のデータを構築する例を示す図である。
のデータを構築する例を示す図である。
【図８】図７の補助ブロックのデータの表示例を示す図
である。
である。
３０ カーソル ３２ 強調表示（ハイライト表示）
Claims (2)
- 【請求項１】 フォーマット化されていないデータ群と
して表示された直列デジタル入力信号の２進データに対
してカーソルを表示する方法であって、上記直列 デジタル入力信号から、補助ブロック・データ
のビットを抽出し、上記補助ブロック・データ を２進形式で表示し、上記補助ブロック・データ内のビット位置にカーソルを
位置決めし、 上記補助ブロック・データ用に予め蓄積された複数のフ
ォーマットと、上記補助ブロック・データの特定ビット
とから、上記補助ブロック・データ用のフォーマットを
選択し、 この選択したフォーマットから、上記カーソルで位置決
めされた上記ビット位置に関連し且つ上記補助ブロック
のセグメントを形成する関連ビットを求め、 上記補助ブロック・データ内で上記セグメントの上記関
連ビットを表示上で強調する ことを特徴とするデータ・
カーソル表示方法。 - 【請求項２】 上記選択されたフォーマット及び上記関
連ビットに基づいて上記セグメントをデコードし、 このデコードした上記セグメントの情報を英数字形式で
表示することを特徴とする請求項１記載のデータ・カー
ソル表示方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US6533793A | 1993-05-24 | 1993-05-24 | |
| US08/065337 | 1993-05-24 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06342362A JPH06342362A (ja) | 1994-12-13 |
| JP2717506B2 true JP2717506B2 (ja) | 1998-02-18 |
Family
ID=22062016
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6124270A Expired - Lifetime JP2717506B2 (ja) | 1993-05-24 | 1994-05-13 | データ・カーソル表示方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6107989A (ja) |
| JP (1) | JP2717506B2 (ja) |
| DE (1) | DE4418094B4 (ja) |
| GB (1) | GB2278763B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6337609B1 (en) * | 1997-07-17 | 2002-01-08 | Tdk Corporation | Delay compensation device, delay line component and manufacturing method of the delay line component |
| US6847349B2 (en) | 2001-11-21 | 2005-01-25 | Tektronix, Inc. | Serial data cursor |
| US7403560B2 (en) * | 2004-02-09 | 2008-07-22 | Lecroy Corporation | Simultaneous physical and protocol layer analysis |
| JP2011150609A (ja) * | 2010-01-22 | 2011-08-04 | Kyocera Corp | 投影制御装置及び投影方法、並びに投影制御用コンピュータプログラム |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5516301B2 (ja) * | 1974-10-16 | 1980-05-01 | ||
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