JP2717033B2 - Semiconductor integrated circuit - Google Patents
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Description
【０００１】[0001]
【産業上の利用分野】この発明は、半導体集積回路に関
し、特に半導体集積回路中に形成されたピエゾ抵抗効果
により比抵抗が変化する領域の比抵抗精度を向上する技
術に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to a technique for improving the specific resistance accuracy of a region where the specific resistance changes due to a piezoresistance effect formed in the semiconductor integrated circuit.
【０００２】[0002]
【従来の技術】半導体集積回路は回路を構成する多数の
素子が一つの基板上に形成された構造となっている。そ
して、それぞれの素子を分離、接続するための構造や素
子自身のもつ構造等から半導体集積回路には大小様々の
凹凸が存在する。2. Description of the Related Art A semiconductor integrated circuit has a structure in which a number of elements constituting a circuit are formed on one substrate. The semiconductor integrated circuit has irregularities of various sizes due to the structure for separating and connecting the respective elements and the structure of the elements themselves.
【０００３】従来、半導体集積回路は回路を保護するた
め、半導体集積回路表面にガラスコート（ＳｉＯ 2 等の
厚膜）等の保護膜を形成している。ところが、この保護
膜が半導体集積回路表面の凹凸により応力集中を起こ
し、回路に悪影響を与える。半導体集積回路を構成する
素子のうち、ピエゾ抵抗効果により比抵抗が変化する領
域を有する抵抗等の受動素子やトランジスタ等の能動素
子は、素子の上に形成された保護膜により発生する応力
集中を受け、ピエゾ抵抗効果によりこの領域の比抵抗が
変化することによって大きな影響を受ける。このように
ピエゾ抵抗効果により比抵抗が変化する領域の比抵抗の
変化が、半導体集積回路を構成する素子の精度の悪化を
もたらし、高精度で安定な半導体集積回路を得る妨げと
なっている。Conventionally, in order to protect a circuit in a semiconductor integrated circuit, a protective film such as a glass coat (thick film such as SiO 2 ) is formed on the surface of the semiconductor integrated circuit. However, this protective film causes stress concentration due to unevenness on the surface of the semiconductor integrated circuit, and adversely affects the circuit. Among the elements constituting a semiconductor integrated circuit, passive elements such as resistors having a region in which the specific resistance changes due to the piezoresistance effect and active elements such as transistors have a stress concentration generated by a protective film formed on the element. Therefore, the resistance is greatly affected by the change in the specific resistance in this region due to the piezoresistance effect. As described above, the change in the specific resistance in the region where the specific resistance changes due to the piezoresistive effect causes deterioration of the accuracy of the elements constituting the semiconductor integrated circuit, and hinders obtaining a highly accurate and stable semiconductor integrated circuit.
【０００４】以下、図３を用いて従来の技術を説明す
る。図３は、従来の半導体集積回路中に形成されたＰ+
拡散抵抗を示す図である。そして、図３（ａ）は従来の
Ｐ+ 拡散抵抗の平面図、図３（ｂ）は図３（ａ）におけ
るＸ−Ｘ矢視断面図である。Hereinafter, a conventional technique will be described with reference to FIG. FIG. 3 shows a P + formed in a conventional semiconductor integrated circuit.
It is a figure showing a diffusion resistance. FIG. 3A is a plan view of a conventional P + diffusion resistance, and FIG. 3B is a cross-sectional view taken along line XX in FIG. 3A.
【０００５】図３において、１はピエゾ抵抗効果により
比抵抗が変化する領域であるＰ+ 拡散抵抗、２はフィー
ルド酸化膜、３は層間膜、４は半導体集積回路を保護す
るために形成される保護膜であるガラスコート、５は金
属配線、６はＮ+ 拡散層、７はＮ- ウェル、８はシリコ
ン基板、９は金属配線５とＮ+ 拡散層６を接続するため
のコンタクト孔である。なお、半導体集積回路が動作す
るときは、Ｐ+ 拡散抵抗１からＮ- ウェル７へ電流が流
れることを防止するため、Ｎ+ 拡散層６とＰ+ 拡散抵抗
１の間に逆方向電圧を印加している。In FIG. 3, reference numeral 1 denotes a P + diffusion resistance in which the specific resistance changes due to the piezoresistance effect, 2 denotes a field oxide film, 3 denotes an interlayer film, and 4 denotes a semiconductor integrated circuit for protecting the semiconductor integrated circuit. 5 is a metal wiring, 6 is an N + diffusion layer, 7 is an N − well, 8 is a silicon substrate, and 9 is a contact hole for connecting the metal wiring 5 and the N + diffusion layer 6. . When the semiconductor integrated circuit operates, a reverse voltage is applied between the N + diffusion layer 6 and the P + diffusion resistance 1 in order to prevent a current from flowing from the P + diffusion resistance 1 to the N − well 7. doing.
【０００６】[0006]
【発明が解決しようとする課題】図３（ｂ）の断面図か
ら凹凸のある層間膜３の上にガラスコート４が形成され
ていることがわかる。ガラスコート４がこの凹凸により
応力集中を生じ、Ｐ+ 拡散抵抗１はこの応力集中を受
け、ピエゾ抵抗効果によってＰ+ 拡散抵抗１の比抵抗が
変化する。From the sectional view of FIG. 3B, it can be seen that the glass coat 4 is formed on the uneven interlayer film 3. The glass coat 4 causes stress concentration due to the unevenness, and the P + diffusion resistance 1 receives this stress concentration, and the specific resistance of the P + diffusion resistance 1 changes due to the piezoresistance effect.
【０００７】このように、半導体集積回路表面の凹凸に
より、半導体集積回路を構成する素子であるＰ+ 拡散抵
抗に応力を生じ、Ｐ+ 拡散抵抗に比抵抗の変化を生じる
という問題点がある。As described above, there is a problem that the unevenness of the surface of the semiconductor integrated circuit causes a stress on the P + diffusion resistance which is an element constituting the semiconductor integrated circuit, and causes a change in the specific resistance of the P + diffusion resistance.
【０００８】なお、ガラスコート４により発生する応力
集中は、ガラスコート４を形成するときに発生する応力
集中と、ガラスコート４を形成したのち、ガラスコート
４とシリコン基板８等その他の部分の熱膨脹率の違いに
よって歪みが生じることによる応力集中の両方が存在す
る。[0008] The stress concentration generated by the glass coat 4 includes the stress concentration generated when the glass coat 4 is formed and the thermal expansion of the glass coat 4 and other parts such as the silicon substrate 8 after the glass coat 4 is formed. There are both stress concentrations due to strain caused by the difference in rate.
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、高精度で安定な半導体集積回路
を構成する素子を得ることを目的とする。The present invention has been made to solve the above problems, and has as its object to obtain a highly accurate and stable element constituting a semiconductor integrated circuit.
【００１０】[0010]
【課題を解決するための手段】第１の発明に係る半導体
集積回路は、半導体基板に形成されたウェルと、前記ウ
ェルに形成されピエゾ抵抗効果により比抵抗が変化する
抵抗領域と、前記抵抗領域上に形成された層間膜と、前
記層間膜上に、前記抵抗領域に対する配線を形成するた
めの層と同じ層で形成され、前記層間膜の表面の凹凸を
平坦化するための導電膜と、前記導電膜上に形成された
保護膜とを備え、前記導電膜は前記ウェルと同電位に固
定されていることを特徴とする。 第２の発明に係る半導
体集積回路は、半導体基板表面に形成されたピエゾ抵抗
効果により比抵抗が変化する抵抗領域と、前記半導体基
板表面に前記抵抗領域を囲むように形成されたフィール
ド酸化膜と、前記抵抗領域および前記フィールド酸化膜
上に形成された層間膜と、前記抵抗領域上にできる前記
層間膜の凹部に、前記抵抗領域に対する配線を形成する
ための層と同じ層で形成され、前記層間膜の表面の凹凸
を平坦化するための導電膜と、前記導電膜上に形成され
た保護膜とを備え、前記導電膜はフローティング状態に
あることを特徴とする半導体集積回路。 Means for Solving the Problems A semiconductor according to the first invention
An integrated circuit includes a well formed in a semiconductor substrate and the well.
The specific resistance changes due to the piezoresistance effect
A resistor region, an interlayer film formed on said resistor region, on the interlayer film, and a wiring for the resistance region
It is formed in the same layer as the order of the layers, and uneven conductive film for planarizing the surface of the interlayer film, and a protective film formed on the conductive film, the conductive film the well at the same potential Solid
Is characterized. Semiconductor according to the second invention
The integrated circuit consists of a piezoresistor formed on the surface of the semiconductor substrate.
A resistance region in which the specific resistance changes due to the effect;
Feel formed on a plate surface so as to surround the resistance region
Oxide film, the resistance region and the field oxide film
An interlayer film formed on the resistive region;
Forming a wiring for the resistance region in a recess of the interlayer film;
Formed on the same layer as the layer for
A conductive film for planarizing the conductive film, and a conductive film formed on the conductive film.
Wherein the conductive film is in a floating state.
A semiconductor integrated circuit, comprising:
【００１１】[0011]
【作用】第１の発明の半導体集積回路は、導電膜によっ
て半導体集積回路表面が平坦化されている。そのため、
ガラスコート等の保護膜と層間膜の間で発生する応力集
中が小さくなっている。このことにより、抵抗領域が応
力集中を受けることを防止することができる。 また、導
電膜の電位がウェルの電位と同電位に固定されるため、
導電膜の電位が変化することがなく、導電膜の電位の変
化によってウェルの電位が変動することを防止すること
ができる。 According to the first aspect of the present invention, the semiconductor integrated circuit is formed by the conductive film.
As a result, the surface of the semiconductor integrated circuit is flattened. for that reason,
Stress generated between protective film such as glass coat and interlayer film
The inside is smaller. This allows the resistance region to respond
It is possible to prevent concentration of power. In addition,
Since the potential of the electromembrane is fixed to the same potential as the well,
The potential of the conductive film does not change, and the potential of the conductive film does not change.
To prevent the well potential from fluctuating due to
Can be.
【００１２】第２の発明の半導体集積回路は、導電膜が
層間膜の凹部に形成されることによって、層間膜のうち
のフィールド酸化膜の上にある凸状の部分にも導電膜を
形成する場合に比べ、より一層層間膜の平坦化がなされ
ている。 また、導電膜がフローティングであることによ
って、導電膜がウェルの電位を変動させる直接の原因と
なることを防止することができる。 In a semiconductor integrated circuit according to a second aspect of the present invention, the conductive film
By being formed in the concave portion of the interlayer film,
The conductive film is also applied to the convex part on the field oxide film of
The interlayer film is further flattened compared to the case of forming
ing. In addition, since the conductive film is floating,
Thus, the direct cause of the conductive film fluctuating the potential of the well is
Can be prevented.
【００１３】[0013]
【実施例】以下、この発明の一実施例について図１を用
いて説明する。図１はこの発明の一実施例による半導体
集積回路中に形成されたＰ+ 拡散抵抗を示す図である。An embodiment of the present invention will be described below with reference to FIG. FIG. 1 is a diagram showing a P + diffusion resistance formed in a semiconductor integrated circuit according to one embodiment of the present invention.
【００１４】図１（ａ）はＰ+ 拡散抵抗の平面図であ
り、図１（ｂ）は図１（ａ）におけるＹ−Ｙ矢視断面図
である。FIG. 1A is a plan view of the P + diffusion resistance, and FIG. 1B is a cross-sectional view taken along the line YY in FIG. 1A.
【００１５】図１において１はＰ+ 拡散抵抗、２はフィ
ールド酸化膜、３は層間膜、４は保護膜であるガラスコ
ート、５は金属配線、６はＮ+ 拡散層、７はＮ- ウェ
ル、８はシリコン基板、９は金属配線５とＮ+ 拡散層６
を接続するために設けられたコンタクト孔である。１０
の点線で囲まれた斜線の部分は、金属配線５を形成する
ために層間膜３の上に形成された金属薄膜のうち、Ｐ+
拡散抵抗１を覆う部分を除去せずに残した金属薄膜であ
る。この残された金属薄膜１０が半導体集積回路表面の
凹凸を平坦化するための膜である。なお、半導体集積回
路が動作するときは、Ｐ+ 拡散抵抗１からＮ- ウェル７
へ電流が流れることを防止するため、Ｎ+ 拡散層６とＰ
+ 拡散抵抗１の間に逆方向電圧を印加している。In FIG. 1, 1 is a P + diffusion resistance, 2 is a field oxide film, 3 is an interlayer film, 4 is a glass coat as a protective film, 5 is a metal wiring, 6 is an N + diffusion layer, and 7 is an N - well. , 8 are a silicon substrate, 9 is a metal wiring 5 and an N + diffusion layer 6.
Is a contact hole provided to connect the. 10
Of the metal thin film formed on the interlayer film 3 in order to form the metal wiring 5, P +
This is a metal thin film left without removing a portion covering the diffusion resistor 1. The remaining metal thin film 10 is a film for flattening irregularities on the surface of the semiconductor integrated circuit. When the semiconductor integrated circuit operates, the P + diffusion resistance 1 to the N − well 7
N + diffusion layer 6 and P
A reverse voltage is applied between the + diffusion resistor 1.
【００１６】この図において図３に示した従来のＰ+ 拡
散抵抗と異なる点は、金属配線５を形成するときに、Ｐ
+ 拡散抵抗１を覆う部分を除去せずに残したことであ
る。In this figure, the difference from the conventional P + diffusion resistance shown in FIG.
+ That is, the portion covering the diffusion resistor 1 is left without being removed.
【００１７】図１（ｂ）の断面図からわかるように層間
膜３が金属配線５を形成するときに残された金属薄膜１
０によって平坦化されている。半導体集積回路表面が金
属薄膜１０により平坦化されているため、ガラスコート
４を形成しても応力集中は起きない。 以上のように、
本実施例によれば金属配線５を形成すると同時に表面の
凹凸を平坦化するための膜が形成でき、製造工程を変化
することなく凹凸のある表面を平坦化することができ、
ピエゾ抵抗効果によるＰ+ 拡散抵抗１の比抵抗の変化を
防止できる。また、金属薄膜１０の電位がウェル７の電
位と同電位に固定されるため、金属薄膜１０の電位が変
化することがなく、金属薄膜１０導電膜の電位の変化に
よってウェル７の電位が変動することを防止することが
でき、ウェル７の電位変動による拡散抵抗１の抵抗値の
変動を防止できる。 As can be seen from the sectional view of FIG. 1B, the metal thin film 1 left when the interlayer film 3 forms the metal wiring 5 is formed.
It is flattened by 0. Since the surface of the semiconductor integrated circuit is flattened by the metal thin film 10, stress concentration does not occur even when the glass coat 4 is formed. As mentioned above,
According to the present embodiment, it is possible to form a film for flattening the unevenness of the surface at the same time as forming the metal wiring 5, and to flatten the uneven surface without changing the manufacturing process.
A change in the specific resistance of the P + diffusion resistance 1 due to the piezoresistance effect can be prevented. Further, the potential of the metal thin film 10 is
Is fixed to the same potential as the potential, the potential of the metal thin film 10 changes.
Change in the potential of the conductive film of the metal thin film 10
Therefore, it is possible to prevent the potential of the well 7 from fluctuating.
The resistance value of the diffusion resistor 1 due to the potential fluctuation of the well 7
Fluctuation can be prevented.
【００１８】次にこの発明の他の実施例を図２を用いて
説明する。図２はこの発明の他の実施例による半導体集
積回路中に形成されたＰ+ 拡散抵抗を示す図である。図
２（ａ）はＰ+ 拡散抵抗の平面図であり、図２（ｂ）は
図２（ａ）におけるＺ−Ｚ矢視断面図である。Next, another embodiment of the present invention will be described with reference to FIG. FIG. 2 is a diagram showing a P + diffusion resistance formed in a semiconductor integrated circuit according to another embodiment of the present invention. FIG. 2A is a plan view of the P + diffusion resistance, and FIG. 2B is a cross-sectional view taken along the line ZZ in FIG. 2A.
【００１９】図２において１はＰ+ 拡散抵抗、２はフィ
ールド酸化膜、３は層間膜、４は保護膜であるガラスコ
ート、５は金属配線、６はＮ+ 拡散層、７はＮ- ウェ
ル、８はシリコン基板、９は金属配線５とＮ+ 拡散層６
を接続するために設けられたコンタクト孔である。１０
は半導体集積回路表面を平坦化するために設けられた金
属薄膜である。なお、半導体集積回路が動作するとき
は、Ｐ+ 拡散抵抗１からＮ- ウェル７へ電流が流れるこ
とを防止するため、Ｎ+ 拡散層６とＰ+ 拡散抵抗１の間
に逆方向電圧を印加している。In FIG. 2, 1 is a P + diffusion resistance, 2 is a field oxide film, 3 is an interlayer film, 4 is a glass coat as a protective film, 5 is a metal wiring, 6 is an N + diffusion layer, and 7 is an N - well. , 8 are a silicon substrate, 9 is a metal wiring 5 and an N + diffusion layer 6.
Is a contact hole provided to connect the. 10
Is a metal thin film provided for flattening the surface of the semiconductor integrated circuit. When the semiconductor integrated circuit operates, a reverse voltage is applied between the N + diffusion layer 6 and the P + diffusion resistance 1 in order to prevent a current from flowing from the P + diffusion resistance 1 to the N − well 7. doing.
【００２０】この図において図３に示した従来のＰ+ 拡
散抵抗と異なる点は、金属配線５を形成するときに、Ｐ
+ 拡散抵抗１の上部の層間膜が凹になっている部分の金
属を除去せずに残すことにより金属薄膜１０の薄膜を形
成している点である。The difference between this figure and the conventional P + diffusion resistance shown in FIG.
The point is that the metal thin film 10 is formed by leaving the metal in the portion where the interlayer film above the diffusion resistor 1 is concave without removing it.
【００２１】図２（ｂ）の断面図からわかるように層間
膜３の凹部に形成された金属薄膜１０によって半導体集
積回路表面が平坦化されている。そして、半導体集積回
路表面が平坦化されているため、ガラスコート４を形成
しても応力集中は起きない。As can be seen from the sectional view of FIG. 2B, the surface of the semiconductor integrated circuit is flattened by the metal thin film 10 formed in the concave portion of the interlayer film 3. Since the surface of the semiconductor integrated circuit is flattened, stress concentration does not occur even when the glass coat 4 is formed.
【００２２】以上のように、本実施例によれば金属配線
５を形成すると同時に平坦化のための金属薄膜１０が形
成でき、製造工程を変化することなく平坦化することが
でき、ピエゾ抵抗効果によるＰ+ 拡散抵抗１の比抵抗の
変化を防止できる。また、図２（ｂ）に示すように金属
薄膜１０を層間膜３の凹部に残し、金属薄膜１０を層間
膜３の凸部に残さないことによって平坦性をさらに向上
させることができる。 As described above, according to this embodiment, the metal thin film 10 for flattening can be formed simultaneously with the formation of the metal wiring 5, and the flattening can be performed without changing the manufacturing process. , The change in the specific resistance of the P + diffusion resistance 1 can be prevented. Also, as shown in FIG.
The thin film 10 is left in the recess of the interlayer film 3 and the metal thin film 10 is
The flatness is further improved by not leaving the protrusions on the film 3.
Can be done.
【００２３】また、金属薄膜１０がフローティングであ
ることによって、例えば拡散抵抗１の電極と接続される
などして金属薄膜１０の電位が変動し、金属薄膜１０が
ウェルの電位を変動させる直接の原因となることを防止
することができる。 The metal thin film 10 is floating.
Is connected to, for example, the electrode of the diffusion resistor 1
As a result, the potential of the metal thin film 10 fluctuates,
Prevents direct fluctuation of well potential
can do.
【００２４】また、この発明の実施例において、本発明
をＰ+ 拡散抵抗に対して用いた例を示したが、半導体集
積回路を構成する素子であって、ピエゾ抵抗効果により
比抵抗が変化する領域を有するもの、例えば、ポリシリ
コン薄膜抵抗等の他の構造の半導体抵抗等、トランジス
タの拡散層等に対しても上記実施例と同様の効果を奏す
る。Further, in the embodiment of the present invention, an example in which the present invention is applied to a P + diffusion resistance has been described. However, in the element constituting a semiconductor integrated circuit, the specific resistance changes due to a piezoresistance effect. The same effect as in the above embodiment can be obtained for a transistor having a region, for example, a semiconductor thin film resistor of another structure such as a polysilicon thin film resistor, or a diffusion layer of a transistor.
【００２５】[0025]
【発明の効果】以上説明したように、請求項１記載の発
明の半導体集積回路によれば、半導体集積回路表面の凹
凸を層間膜上に形成された導電膜で平坦化したので、半
導体集積回路を保護するために半導体集積回路上に厚膜
の保護膜を形成しても、この保護膜の応力集中は小さく
なる。従って、半導体集積回路を構成する素子中の抵抗
領域の比抵抗がピエゾ抵抗効果のため変化することを防
止でき、精度の高い、安定した素子を半導体集積回路中
に形成できるという効果がある。また、導電膜は、抵抗
領域に対する配線を形成するための層と同じ層で形成さ
れているため、製造工程を増やすことなく容易に実施す
ることができるという効果がある。 さらに、導電膜がウ
ェルと同じ電位に固定されているので、導電膜の電位変
化によってウェルの電位を変動させることがなく、抵抗
領域の抵抗値の安定化を図ることができるという効果が
ある。 また、請求項２記載の半導体集積回路によれば、
層間膜の凹部に形成された導電膜で平坦化したので、平
坦性が高く、厚膜の保護膜を形成しても、この保護膜の
応力集中は発生しない。従って、精度の高い、安定した
素子を半導体集積回路中に形成できるという効果を高め
ることができる。また、導電膜は、抵抗領域に対する配
線を形成するための層と同じ層で形成されているため、
製造工程を増やすことなく容易に実施することができる
という効果がある。 さらに、導電膜がフローティングと
なっているので、導電膜に電荷が注入されることによる
電位変化によってウェルの電位を変動させることはな
く、抵抗領域の抵抗値の安定化が損なわれないという効
果がある。 As described above, according to the first aspect of the present invention,
According to the disclosed semiconductor integrated circuit, the unevenness on the surface of the semiconductor integrated circuit is flattened by the conductive film formed on the interlayer film, so that a thick protective film is formed on the semiconductor integrated circuit to protect the semiconductor integrated circuit. Even if formed, the stress concentration of this protective film is small.
Become . Therefore, the resistance in the elements constituting the semiconductor integrated circuit
It is possible to prevent the specific resistance of the region from changing due to the piezoresistance effect, and it is possible to form a highly accurate and stable element in a semiconductor integrated circuit. The conductive film has a resistance
Formed on the same layer as the layer for forming wiring for the area
Is easy to implement without increasing the number of manufacturing processes.
There is an effect that can be. In addition, the conductive film
Since it is fixed to the same potential as the
Resistance without changing the well potential
The effect that the resistance value of the region can be stabilized can be achieved.
is there. According to the semiconductor integrated circuit of the second aspect,
Since the conductive film formed in the concave portion of the interlayer film was flattened,
Even if a thick protective film is formed with high flatness,
No stress concentration occurs. Therefore, high accuracy and stable
Enhance the effect that elements can be formed in semiconductor integrated circuits
Can be In addition, the conductive film is arranged for the resistance region.
Because it is formed in the same layer as the layer for forming the line,
Can be easily implemented without increasing the number of manufacturing steps
This has the effect. Furthermore, if the conductive film is floating
Because the charge is injected into the conductive film
Do not change the well potential by changing the potential.
And the stabilization of the resistance value in the resistance region is not impaired.
There is fruit.
【図１】この発明の一実施例による半導体集積回路中に
形成されたＰ+ 拡散抵抗を示す図である。FIG. 1 is a diagram showing a P + diffusion resistance formed in a semiconductor integrated circuit according to an embodiment of the present invention.
【図２】この発明の他の実施例による半導体集積回路中
に形成されたＰ+拡散抵抗を示す図である。FIG. 2 is a diagram showing a P + diffusion resistance formed in a semiconductor integrated circuit according to another embodiment of the present invention.
【図３】従来の半導体集積回路中に形成されたＰ+ 拡散
抵抗を示す図である。FIG. 3 is a diagram showing a P + diffusion resistance formed in a conventional semiconductor integrated circuit.
１ Ｐ+ 拡散抵抗 ２ フィールド酸化膜 ３ 層間膜 ４ ガラスコート ５ 金属配線 ６ Ｎ+ 拡散層 ７ Ｎ- ウェル ８ Ｐ- 基板 ９ コンタクト孔 １０ 金属薄膜DESCRIPTION OF SYMBOLS 1 P + Diffusion resistance 2 Field oxide film 3 Interlayer film 4 Glass coat 5 Metal wiring 6 N + diffusion layer 7 N - well 8 P - substrate 9 Contact hole 10 Metal thin film
Claims (2)
化する抵抗領域と、 前記抵抗領域上に形成された層間膜と、 前記層間膜上に、前記抵抗領域に対する配線を形成する
ための層と同じ層で形成され、前記層間膜の表面の凹凸
を平坦化するための導電膜と、 前記導電膜上に形成された保護膜とを備え、 前記導電膜は前記ウェルと同電位に固定されていること
を特徴とする 半導体集積回路。 And 1. A well formed in the semiconductor substrate, a resistor region resistivity by being formed in said well piezoresistive effect changes, an interlayer film formed on said resistor region, on the interlayer film, Forming a wiring for the resistance region
It is formed in the same layer as the layer for the uneven conductive film for planarizing the surface of the interlayer film, and a protective film formed on the conductive film, the conductive film the well at the same potential Is fixed to
A semiconductor integrated circuit characterized by the above-mentioned .
効果により比抵抗が変化する抵抗領域と、 前記半導体基板表面に前記抵抗領域を囲むように形成さ
れたフィールド酸化膜と、 前記抵抗領域および前記フィールド酸化膜上に形成され
た層間膜と、 前記抵抗領域上にできる前記層間膜の凹部に、前記抵抗
領域に対する配線を形成するための層と同じ層で形成さ
れ、前記層間膜の表面の凹凸を平坦化するための導電膜
と、 前記導電膜上に形成された保護膜とを備え、 前記導電膜はフローティング状態にあることを特徴とす
る半導体集積回路。 2. A piezoresistor formed on a surface of a semiconductor substrate.
A resistance region in which specific resistance changes due to an effect; and a resistance region formed on the surface of the semiconductor substrate so as to surround the resistance region.
A field oxide film formed on the resistance region and the field oxide film.
The interlayer film formed on the resistance region,
Formed on the same layer as the layer for forming wiring for the area
And a conductive film for flattening irregularities on the surface of the interlayer film.
And a protective film formed on the conductive film , wherein the conductive film is in a floating state.
Semiconductor integrated circuit.
Priority Applications (1)
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|---|---|---|---|
| JP3132670A JP2717033B2 (en) | 1991-06-04 | 1991-06-04 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP3132670A JP2717033B2 (en) | 1991-06-04 | 1991-06-04 | Semiconductor integrated circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04357863A JPH04357863A (en) | 1992-12-10 |
| JP2717033B2 true JP2717033B2 (en) | 1998-02-18 |
Family
ID=15086755
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3132670A Expired - Lifetime JP2717033B2 (en) | 1991-06-04 | 1991-06-04 | Semiconductor integrated circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2717033B2 (en) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2611261B2 (en) * | 1987-09-28 | 1997-05-21 | ソニー株式会社 | Method for manufacturing semiconductor device |
-
1991
- 1991-06-04 JP JP3132670A patent/JP2717033B2/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04357863A (en) | 1992-12-10 |
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