JP2716560B2 - Semiconductor integrated circuit - Google Patents

Semiconductor integrated circuit

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JP2716560B2
JP2716560B2 JP2059677A JP5967790A JP2716560B2 JP 2716560 B2 JP2716560 B2 JP 2716560B2 JP 2059677 A JP2059677 A JP 2059677A JP 5967790 A JP5967790 A JP 5967790A JP 2716560 B2 JP2716560 B2 JP 2716560B2
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transistors
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Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体集積回路に関し、特に利得可変増幅
器の改良に関するものである。
Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor integrated circuit, and more particularly to an improvement in a variable gain amplifier.

〔従来の技術〕[Conventional technology]

第2図は従来の半導体集積回路の一例である。図にお
いて、1は電源電圧端子、2a,2bは入力端子、3a,3bは出
力端子、Q3〜Q14はトランジスタ、R1〜R7,R9,R10は抵
抗、IB1,IB2はバイアス電流源、VB1,VB2はバイアス電圧
源である。
FIG. 2 shows an example of a conventional semiconductor integrated circuit. In the figure, 1 is a power supply voltage terminal, 2a and 2b are input terminals, 3a and 3b are output terminals, Q3 to Q14 are transistors, R1 to R7, R9, and R10 are resistors, IB1 and IB2 are bias current sources, VB1 and VB2. Is a bias voltage source.

この回路は、差動の入力端子2aと2bに加えられた信号
をトランジスタQ3,Q4,Q5,Q6,Q7及びQ8と抵抗R1,R2,R3及
びR4で構成される部分で増幅し、出力端子3aと3bに出力
する機能をもっている。この回路の特徴は、利得設定用
の抵抗R9とR10の値を変化させることで、トランジスタQ
9とQ10のエミッタ電圧に等しいトランジスタQ3,Q6とQ4,
Q5のベース電圧を変化させ、抵抗R1とR2に流れる電流を
変化させることで利得を適当な値に選ぶことができるこ
とである。
This circuit amplifies the signal applied to the differential input terminals 2a and 2b at the portion consisting of transistors Q3, Q4, Q5, Q6, Q7 and Q8 and resistors R1, R2, R3 and R4, and the output terminal It has a function to output to 3a and 3b. The feature of this circuit is that by changing the value of the gain setting resistors R9 and R10, the transistor Q
Transistors Q3, Q6 and Q4, which are equal to the emitter voltage of 9 and Q10,
By changing the base voltage of Q5 and changing the current flowing through the resistors R1 and R2, the gain can be selected to an appropriate value.

〔発明が解決しようとする課題〕[Problems to be solved by the invention]

従来の技術では、電源電圧端子1に加える電圧が低く
なると、トランジスタQ7とQ8のコレクタ・エミッタ間電
圧を充分に大きな値にすることができなくなり、入力端
子2aと2bに大きな振幅の信号を入力することができなく
なるという問題点があった。
In the prior art, when the voltage applied to the power supply voltage terminal 1 becomes low, the voltage between the collector and the emitter of the transistors Q7 and Q8 cannot be made sufficiently large, and a signal having a large amplitude is inputted to the input terminals 2a and 2b. There was a problem that it became impossible to do.

この発明は、上記のような問題点を解消するためにな
されたもので、低い動作電源電圧でも大きな入力ダイナ
ミックレンジが得られる利得可変な増幅器を実現できる
半導体集積回路を提供することを目的とする。
An object of the present invention is to provide a semiconductor integrated circuit that can realize a variable gain amplifier that can obtain a large input dynamic range even with a low operating power supply voltage. .

〔課題を解決するための手段〕[Means for solving the problem]

この発明に係る半導体集積回路は、第1と第2のトラ
ンジスタからなり、第1のトランジスタのベースとコレ
クタと第2のトランジスタのベースとを接続し、第1と
第2のトランジスタのエミッタを電源電圧端子と接続し
てなるカレントミラー回路と、そのコレクタが上記第1
のトランジスタのコレクタと接続された、ベースが互い
に接続された第3と第6のトランジスタと、そのエミッ
タが上記第3のトランジスタのエミッタと接続された第
4のトランジスタと、そのエミッタが上記第6のトラン
ジスタのエミッタと接続され、そのベースが上記第4の
トランジスタのベースと接続された第5のトランジスタ
と、上記第4と第5のトランジスタのコレクタとそれぞ
れ接続された第1,第2の出力端子と、そのコレクタが上
記第3のトランジスタのエミッタと接続され、そのベー
スに第1の入力端子が接続された第7のトランジスタ
と、そのコレクタが上記第5のトランジスタのエミッタ
と接続され、そのベースが第2の入力端子に接続され、
上記第3,第4,第5,第6,及び第7のトランジスタとともに
第1と第2の入力端子に入力された信号を増幅して上記
第1,第2の出力端子から出力する第8のトランジスタ
と、互いに異なる電流源にエミッタが接続され、ベース
同士が同一の定電圧源に接続された第11,第12のトラン
ジスタと、該第11,第12のトランジスタのコレクタと、
それぞれのエミッタとが接続され、コレクタ同士が互い
に接続され、ベース同士が互いに接続されるとともに定
電流源とその一端が接地された抵抗との間に接続され
た、上記互いに異なる電流源の電流値を設定する抵抗に
よって上記第11と第12のトランジスタとともに、上記第
3,第4,第5,第6のトランジスタのベース電圧を制御する
第9,第10のトランジスタとを備え、上記第9,第10のトラ
ンジスタのベースと、上記カレントミラー回路の第2の
トランジスタのコレクタとを接続したものである。
A semiconductor integrated circuit according to the present invention comprises first and second transistors, connects a base and a collector of the first transistor to a base of the second transistor, and supplies power to the emitters of the first and second transistors. The current mirror circuit connected to the voltage terminal and the collector thereof are connected to the first mirror.
Third and sixth transistors whose bases are connected to each other, a fourth transistor whose emitter is connected to the emitter of the third transistor, and whose emitter is connected to the sixth transistor. A fifth transistor having its base connected to the base of the fourth transistor, and first and second outputs respectively connected to the collectors of the fourth and fifth transistors. A seventh transistor having a terminal connected to the emitter of the third transistor, a base connected to the first input terminal, and a collector connected to the emitter of the fifth transistor; The base is connected to the second input terminal,
An eighth signal for amplifying a signal input to the first and second input terminals together with the third, fourth, fifth, sixth, and seventh transistors and outputting the amplified signal from the first and second output terminals. Transistors, the emitters are connected to different current sources, the eleventh and twelfth transistors whose bases are connected to the same constant voltage source, and the collectors of the eleventh and twelfth transistors,
The current values of the different current sources are connected to the respective emitters, the collectors are connected to each other, the bases are connected to each other, and the constant current source is connected between the constant current source and a grounded resistor. Together with the eleventh and twelfth transistors by means of a resistor that sets
A ninth and a tenth transistor for controlling a base voltage of the fourth, fifth and sixth transistors; a base of the ninth and tenth transistors; and a second transistor of the current mirror circuit. Connected to the collector.

〔作用〕[Action]

この発明においては、入力信号の振幅が大きく利得が
小さいとき、第3,第4,第5及び第6のベース電位を上
げ、入力段のトランジスタのコレクタ・エミッタ間の電
圧を充分に大きな値にする。
In the present invention, when the amplitude of the input signal is large and the gain is small, the third, fourth, fifth, and sixth base potentials are increased, and the voltage between the collector and the emitter of the transistor in the input stage is set to a sufficiently large value. I do.

〔実施例〕〔Example〕

以下、この発明の一実施例を図について説明する。 An embodiment of the present invention will be described below with reference to the drawings.

第1図は、この発明の一実施例による半導体集積回路
を示す回路図である。
FIG. 1 is a circuit diagram showing a semiconductor integrated circuit according to one embodiment of the present invention.

図において、第2図と同一符号は同一部分を示し、R
8,R11は抵抗、Q1は第1のトランジスタ、Q2は第2のト
ランジスタである。第1のトランジスタQ1と第2のトラ
ンジスタQ2と抵抗R8とR11とでカレントミラー回路が構
成され、このカレントミラー回路の出力電流、すなわち
第1のトランジスタQ1のコレクタ電流は、第3のトラン
ジスタQ3と第6のトランジスタQ6のコレクタ電流の和に
比例するようになっている。
In the figure, the same reference numerals as those in FIG.
8, R11 is a resistor, Q1 is a first transistor, and Q2 is a second transistor. A current mirror circuit is formed by the first transistor Q1, the second transistor Q2, the resistors R8 and R11, and the output current of the current mirror circuit, that is, the collector current of the first transistor Q1, is equal to the third transistor Q3. This is proportional to the sum of the collector currents of the sixth transistor Q6.

今、回路を利得が小さく、大きな振幅の入力信号を扱
う増幅器として動作させる場合、すなわち利得設定用の
抵抗R9をR10より大きな値に選んだ場合を考える。この
場合、トランジスタQ10のエミッタ電位,すなわち第4
のトランジスタQ4と第5のトランジスタQ5のベース電位
が、第3のトランジスタQ3と第6のトランジスタQ6のベ
ース電位より低くなり、トランジスタQ4とQ5のコレクタ
電流が減少して利得が小さくなるとともに、トランジス
タQ3とQ6のコレクタ電流が増加して前記カレントミラー
回路の出力電流が増加する。バイアス電流源IB1と抵抗R
7は、トランジスタQ3,Q4,Q5及びQ6のベース電位を決定
するためのもので、前記カレントミラー回路の出力電流
が電流源IB1の出力電流に加算されるように流れるの
で、抵抗R7の接地側でない方の端子電位が上昇してトラ
ンジスタQ3,Q4,Q5及びQ6のベース電位が高くなる。結果
としてトランジスタQ7とQ8のコレクタ・エミッタ間電圧
が大きくなり、大きな振幅の信号の入力が可能になる。
Now, let us consider a case where the circuit is operated as an amplifier having a small gain and handles an input signal having a large amplitude, that is, a case where the resistor R9 for gain setting is selected to a value larger than R10. In this case, the emitter potential of the transistor Q10,
The base potential of the transistor Q4 and the fifth transistor Q5 becomes lower than the base potential of the third transistor Q3 and the sixth transistor Q6, the collector current of the transistors Q4 and Q5 decreases, and the gain decreases. The collector currents of Q3 and Q6 increase, and the output current of the current mirror circuit increases. Bias current source IB1 and resistor R
7 is for determining the base potential of the transistors Q3, Q4, Q5 and Q6, and flows so that the output current of the current mirror circuit is added to the output current of the current source IB1. The other terminal potential rises and the base potential of the transistors Q3, Q4, Q5 and Q6 rises. As a result, the voltage between the collector and the emitter of the transistors Q7 and Q8 increases, and a signal having a large amplitude can be input.

また、利得が大きい増幅器として動作させる場合、す
なわち利得設定用抵抗R10を抵抗R9より大きな値に選ん
だ場合には、トランジスタQ3とQ6のコレクタ電流が減少
し、抵抗R7の接地側でない方の端子電位が低くなり、ト
ランジスタQ3,Q4,Q5及びQ6のベース電位が低下する為、
トランジスタQ4とQ5のコレクタ電流が増加して抵抗R1と
R2での電圧降下が大きくなってもトランジスタQ4とQ5が
飽和することはない。また、トランジスタQ7とQ8のコレ
クタ・エミッタ間電圧は小さくなるが、利得が大きい増
幅器として動作させるため、入力に大振幅の信号を入力
する必要がない。
Also, when operating as an amplifier having a large gain, that is, when the gain setting resistor R10 is selected to be larger than the resistor R9, the collector currents of the transistors Q3 and Q6 decrease, and the terminal of the resistor R7 which is not on the ground side is reduced. Since the potential drops, the base potential of the transistors Q3, Q4, Q5 and Q6 drops,
The collector current of the transistors Q4 and Q5 increases and the resistance R1
Even if the voltage drop at R2 increases, the transistors Q4 and Q5 will not saturate. In addition, although the voltage between the collector and the emitter of the transistors Q7 and Q8 is reduced, it is not necessary to input a large-amplitude signal to the input because the transistors Q7 and Q8 operate as an amplifier having a large gain.

〔発明の効果〕〔The invention's effect〕

以上のようにこの発明によれば、第1と第2のトラン
ジスタからなり、第1のトランジスタのベースとコレク
タと第2のトランジスタのベースとを接続し、第1と第
2のトランジスタのエミッタを電源電圧端子と接続して
なるカレントミラー回路と、そのコレクタが上記第1の
トランジスタのコレクタと接続された、ベースが互いに
接続された第3と第6のトランジスタと、そのエミッタ
が上記第3のトランジスタのエミッタと接続された第4
のトランジスタと、そのエミッタが上記第6のトランジ
スタのエミッタと接続され、そのベースが上記第4のト
ランジスタのベースと接続された第5のトランジスタ
と、上記第4と第5のトランジスタのコレクタとそれぞ
れ接続された第1,第2の出力端子と、そのコレクタが上
記第3のトランジスタのエミッタと接続され、そのベー
スに第1の入力端子が接続された第7のトランジスタ
と、そのコレクタが上記第5のトランジスタのエミッタ
と接続され、そのベースが第2の入力端子に接続され、
上記第3,第4,第5,第6,及び第7のトランジスタとともに
第1と第2の入力端子に入力された信号を増幅して上記
第1,第2の出力端子から出力する第8のトランジスタ
と、互いに異なる電流源にエミッタが接続され、ベース
同士が同一の定電圧源に接続された第11,第12のトラン
ジスタと、該第11,第12のトランジスタのコレクタと、
それぞれのエミッタとが接続され、コレクタ同士が互い
に接続され、ベース同士が互いに接続されるとともに定
電流源とその一端が接地された抵抗との間に接続され
た、上記互いに異なる電流源の電流値を設定する抵抗に
よって上記第11と第12のトランジスタとともに、上記第
3,第4,第5,第6のトランジスタのベース電圧を制御する
第9,第10のトランジスタとを備え、上記第9,第10のトラ
ンジスタのベースと、上記カレントミラー回路の第2の
トランジスタのコレクタとを接続したから、入力信号の
振幅が大きく、利得が小さい増幅器として動作させると
き、第3,第4,第5及び第6のベース電位を上げて入力段
のトランジスタのコレクタ・エミッタ間電圧を充分に大
きくなるようにすることができ、低い動作電源電圧でも
大きな入力ダイナミックレンジが得られる利得可変な増
幅器を実現できるという効果がある。
As described above, according to the present invention, the first and second transistors are connected, the base and collector of the first transistor are connected to the base of the second transistor, and the emitters of the first and second transistors are connected. A current mirror circuit connected to a power supply voltage terminal, third and sixth transistors whose collectors are connected to the collector of the first transistor, bases are connected to each other, and whose emitter is the third transistor Fourth connected to the emitter of the transistor
And a fifth transistor whose emitter is connected to the emitter of the sixth transistor, and whose base is connected to the base of the fourth transistor; and the collectors of the fourth and fifth transistors, respectively. A connected first and second output terminal, a collector of which is connected to an emitter of the third transistor, a base of which is connected to a first input terminal of a seventh transistor, and a collector of which is connected to the third transistor. 5, the base of which is connected to the second input terminal,
An eighth signal for amplifying a signal input to the first and second input terminals together with the third, fourth, fifth, sixth, and seventh transistors and outputting the amplified signal from the first and second output terminals. Transistors, the emitters are connected to different current sources, the eleventh and twelfth transistors whose bases are connected to the same constant voltage source, and the collectors of the eleventh and twelfth transistors,
The current values of the different current sources are connected to the respective emitters, the collectors are connected to each other, the bases are connected to each other, and the constant current source is connected between the constant current source and a grounded resistor. Together with the eleventh and twelfth transistors by means of a resistor that sets
A ninth and a tenth transistor for controlling a base voltage of the fourth, fifth and sixth transistors; a base of the ninth and tenth transistors; and a second transistor of the current mirror circuit. When operating as an amplifier with a large input signal amplitude and a small gain, the third, fourth, fifth and sixth base potentials are raised to increase the potential between the collector and the emitter of the transistor in the input stage. The voltage can be made sufficiently high, and there is an effect that a variable gain amplifier that can obtain a large input dynamic range even with a low operating power supply voltage can be realized.

【図面の簡単な説明】[Brief description of the drawings]

第1図はこの発明の一実施例による半導体集積回路を示
す回路図、第2図は従来回路の半導体集積回路の一例を
示す回路図である。 1は電源電圧端子、2a,2bは入力端子、3a,3bは出力端
子、Q1,Q2,Q3,Q4,Q5,Q6,Q7,Q8,Q9,Q10,Q11,Q12,Q13及び
Q14はトランジスタ、R1,R2,R3,R4,R5,R6,R7,R8,R9,R10
及びR11は抵抗、IB1とIB2はバイアス電流源、VB1,VB2,
及びVB3はバイアス電圧源である。 なお図中同一符号は同一又は相当部分を示す。
FIG. 1 is a circuit diagram showing a semiconductor integrated circuit according to an embodiment of the present invention, and FIG. 2 is a circuit diagram showing an example of a conventional semiconductor integrated circuit. 1 is a power supply voltage terminal, 2a and 2b are input terminals, 3a and 3b are output terminals, Q1, Q2, Q3, Q4, Q5, Q6, Q7, Q8, Q9, Q10, Q11, Q12, Q13 and
Q14 is a transistor, R1, R2, R3, R4, R5, R6, R7, R8, R9, R10
And R11 are resistors, IB1 and IB2 are bias current sources, VB1, VB2,
And VB3 are bias voltage sources. In the drawings, the same reference numerals indicate the same or corresponding parts.

Claims (1)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】第1と第2のトランジスタからなり、第1
のトランジスタのベースとコレクタと第2のトランジス
タのベースとを接続し、第1と第2のトランジスタのエ
ミッタを電源電圧端子と接続してなるカレントミラー回
路と、 そのコレクタが上記第1のトランジスタのコレクタと接
続された、ベースが互いに接続された第3と第6のトラ
ンジスタと、 そのエミッタが上記第3のトランジスタのエミッタと接
続された第4のトランジスタと、 そのエミッタが上記第6のトランジスタのエミッタと接
続され、そのベースが上記第4のトランジスタのベース
と接続された第5のトランジスタと、 上記第4と第5のトランジスタのコレクタとそれぞれ接
続された第1,第2の出力端子と、 そのコレクタが上記第3のトランジスタのエミッタと接
続され、そのベースに第1の入力端子が接続された第7
のトランジスタと、 そのコレクタが上記第5のトランジスタのエミッタと接
続され、そのベースが第2の入力端子に接続され、上記
第3,第4,第5,第6,及び第7のトランジスタとともに第1
と第2の入力端子に入力された信号を増幅して上記第1,
第2の出力端子から出力する第8のトランジスタと、 互いに異なる電流源にエミッタが接続され、ベース同士
が同一の定電圧源に接続された第11,第12のトランジス
タと、 該第11,第12のトランジスタのコレクタと、それぞれの
エミッタとが接続され、コレクタ同士が互いに接続さ
れ、ベース同士が互いに接続されるとともに定電流源と
その一端が接地された抵抗との間に接続された、上記互
いに異なる電流源の電流値を設定する抵抗によって上記
第11と第12のトランジスタとともに、上記第3,第4,第5,
第6のトランジスタのベース電圧を抑制する第9,第10の
トランジスタとを備え、 上記第9,第10のトランジスタのベースと、上記カレント
ミラー回路の第2のトランジスタのコレクタとを接続し
たことを特徴とする半導体集積回路。
A first transistor including a first transistor and a second transistor;
A current mirror circuit in which the base and collector of the second transistor are connected to the base of the second transistor, and the emitters of the first and second transistors are connected to the power supply voltage terminal; Third and sixth transistors having their bases connected to each other, connected to the collector, a fourth transistor having its emitter connected to the emitter of the third transistor, and having its emitter connected to the sixth transistor. A fifth transistor connected to the emitter, the base of which is connected to the base of the fourth transistor, first and second output terminals respectively connected to the collectors of the fourth and fifth transistors, A seventh transistor whose collector is connected to the emitter of the third transistor and whose base is connected to the first input terminal.
And a collector thereof is connected to the emitter of the fifth transistor, a base thereof is connected to the second input terminal, and the third transistor, the fourth, the fifth, the sixth, and the seventh transistor together with the third transistor. 1
And the signal input to the second input terminal is amplified to
An eighth transistor that outputs from the second output terminal; eleventh and twelfth transistors whose emitters are connected to different current sources and whose bases are connected to the same constant voltage source; The collector of the twelve transistors and their respective emitters are connected, the collectors are connected to each other, the bases are connected to each other, and the constant current source and one end thereof are connected to a grounded resistor. Together with the eleventh and twelfth transistors by means of resistors for setting the current values of different current sources, the third, fourth, fifth,
Ninth and tenth transistors for suppressing the base voltage of the sixth transistor, wherein the bases of the ninth and tenth transistors are connected to the collector of the second transistor of the current mirror circuit. Characteristic semiconductor integrated circuit.
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