JPH0363847B2 - - Google Patents

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JPH0363847B2
JPH0363847B2 JP58051228A JP5122883A JPH0363847B2 JP H0363847 B2 JPH0363847 B2 JP H0363847B2 JP 58051228 A JP58051228 A JP 58051228A JP 5122883 A JP5122883 A JP 5122883A JP H0363847 B2 JPH0363847 B2 JP H0363847B2
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Japan
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transistor
resistor
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power supply
base
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JP58051228A
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Japanese (ja)
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JPS59176910A (en
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Koji Shinohara
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NEC Corp
Original Assignee
Nippon Electric Co Ltd
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    • HELECTRICITY
    • H03ELECTRONIC CIRCUITRY
    • H03FAMPLIFIERS
    • H03F1/00Details of amplifiers with only discharge tubes, only semiconductor devices or only unspecified devices as amplifying elements
    • H03F1/30Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters
    • H03F1/302Modifications of amplifiers to reduce influence of variations of temperature or supply voltage or other physical parameters in bipolar transistor amplifiers

Description

【発明の詳細な説明】 (発明の属する技術分野) 本発明は増幅回路に関し、特にエミツタ接地増
幅回路を構成するにあたり、トランジスタの相互
コンダクタンスのもつ温度係数による利得の温度
変化を相殺するところの増幅回路に関する。
DETAILED DESCRIPTION OF THE INVENTION (Technical field to which the invention pertains) The present invention relates to an amplifier circuit, and in particular, to an amplifier circuit that cancels temperature changes in gain due to the temperature coefficient of mutual conductance of transistors in configuring a common emitter amplifier circuit. Regarding circuits.

(従来技術) エミツタ接地増幅回路では、差動入力形式の回
路に比べて雑音特性で有利であり、低雑音特性が
要求される増幅回路等に使用される。
(Prior Art) A grounded emitter amplifier circuit has better noise characteristics than a differential input type circuit, and is used in amplifier circuits and the like that require low noise characteristics.

第1図は、エミツタ接地増幅回路の従来回路例
であり、トランジスタQ1,Q2、抵抗R1,R2、定
電流源CS1より構成されている。抵抗R1により入
力端子1に接続された入力初段エミツタ接地トラ
ンジスタQ1のベースにベースバイアス電流が供
給されている。トランジスタQ1のコレクタは負
荷抵抗R2に接続されるとともに、出力バツフア
トランジスタQ2のベースに接続されており、ト
ランジスタQ2のエミツタは定電流源CS1に接続さ
れるとともに出力端子3に接続されている。
FIG. 1 shows a conventional circuit example of a common emitter amplifier circuit, which is composed of transistors Q 1 and Q 2 , resistors R 1 and R 2 , and a constant current source CS 1 . A base bias current is supplied to the base of the input first stage emitter-grounded transistor Q 1 connected to the input terminal 1 by the resistor R 1 . The collector of the transistor Q 1 is connected to the load resistor R 2 and the base of the output buffer transistor Q 2 , and the emitter of the transistor Q 2 is connected to the constant current source CS 1 and to the output terminal 3. It is connected.

この従来回路において電圧利得GVは周知のご
とく GV=gm・RL ………(1) で表わされ、負荷抵抗RLとトランジスタの相互
コンダクタンスgmの積で得られる。ここで相互
コンダクタンスgmは、 gm=q/KT・IC ………(2) で与えられる。ただし、qは電子の電荷、Kはボ
ルツマン定数、Tは絶対温度、ICはコレクタ電流
である。
In this conventional circuit, the voltage gain G V is expressed as G V =gm·R L (1), as is well known, and is obtained by the product of the load resistance R L and the transconductance gm of the transistor. Here, the mutual conductance gm is given by gm=q/KT・I C (2). However, q is the electron charge, K is Boltzmann's constant, T is the absolute temperature, and I C is the collector current.

さらに、コレクタ電流ICは、抵抗R1により供給
されるベースバイアス電流のトランジスタQ1
電流増幅率倍されたもので、 IC=hFEQ1×(VCC−VBEQ1/R1) …(3) で表わされる。ただし、hFEQ1はトランジスタQ1
の電流増幅率、VBEQoはトランジスタ番号nの順
バイアスベース・エミツタ間電圧、VCCは電源電
圧である。
Furthermore, the collector current I C is the base bias current supplied by the resistor R 1 multiplied by the current amplification factor of the transistor Q 1 , I C = h FEQ1 × (V CC −V BEQ1 /R 1 ) …( 3). However, h FEQ1 is transistor Q 1
, V BEQo is the forward bias base-emitter voltage of transistor number n, and V CC is the power supply voltage.

従つて、この従来回路の電圧利得GVは、 GV=q/KT×hFEQ1・(VCC−VBEQ1/R1)×R2 (4) で与えられ、(q/KT)、hFE、VBE、R1、R2のバ
ラツキによる利得のバラツキを受ける。
Therefore, the voltage gain G V of this conventional circuit is given by G V = q/KT×h FEQ1・(V CC −V BEQ1 /R 1 )×R 2 (4), where (q/KT), h Subject to gain variations due to variations in FE , V BE , R 1 , and R 2 .

第2図は、かかるバラツキ要因を抑え、バイア
スを安定化したエミツタ接地増幅回路の従来回路
例である。
FIG. 2 shows a conventional circuit example of a common emitter amplifier circuit that suppresses such variation factors and stabilizes the bias.

第2図において、入力初段エミツタ接地トラン
ジスタQ10のコレクタは負荷抵抗R10に接続され
るとともに、出力バツフアトランジスタQ11のベ
ースに接続されている。トランジスタQ11のエミ
ツタは出力端子12、抵抗R11及び、トランジス
タQ13とエミツタ共通接続され差動回路を構成す
るトランジスタQ12のベースに接続されている。
差動トランジスタQ12,Q13のコレクタはそれぞ
れトランジスタQ14,Q15より構成される能動負
荷に接続され、共通接続されたエミツタは定電流
源CS2を介して電源端子11に接続されている。
一方、差動トランジスタQ13のベースには抵抗
R13とR14による電圧分割で与えられる電圧をト
ランジスタQ16によつてレベルシフトした後、基
準電圧として与えられている。入力端子10に接
続されている初段トランジスタQ10のベースに
は、帰還抵抗RFを介して差動トランジスタQ13
コレクタに接続され、ベースバイアス電流が供給
されるとともに、差動トランジスタQ12,Q13
ベース電位が平衡を保つように、コンデンサCと
帰還抵抗RFにより、直流負帰還が、かけられて
いる。ここでコンデンサCは交流成分をバイパス
し、トランジスタQ10のベースに直流負帰還をか
けるためのものである。
In FIG. 2, the collector of the input first-stage grounded emitter transistor Q10 is connected to a load resistor R10 , and is also connected to the base of an output buffer transistor Q11 . The emitter of the transistor Q11 is connected to the output terminal 12, the resistor R11 , and the base of a transistor Q12 whose emitters are commonly connected to the transistor Q13 to form a differential circuit.
The collectors of the differential transistors Q 12 and Q 13 are connected to active loads composed of transistors Q 14 and Q 15 , respectively, and the commonly connected emitters are connected to the power supply terminal 11 via a constant current source CS 2. .
On the other hand, there is a resistor at the base of the differential transistor Q13 .
The voltage provided by voltage division by R 13 and R 14 is level-shifted by transistor Q 16 and is then provided as a reference voltage. The base of the first-stage transistor Q 10 connected to the input terminal 10 is connected to the collector of the differential transistor Q 13 via the feedback resistor RF , and is supplied with a base bias current, as well as the differential transistors Q 12 , Negative DC feedback is applied by capacitor C and feedback resistor RF so that the base potential of Q13 is balanced. Here, the capacitor C is for bypassing the alternating current component and applying negative direct current feedback to the base of the transistor Q10 .

第2図の回路において、電圧利得GV1は、 GV1=gm・R10 ………(5) で表わされる。ここでgmはトランジスタQ10の相
互コンダクタンスであり、 gm=q/KT・IC ………(6) で表わされる。ここで、ICはトランジスタQ10
コレクタ電流である。
In the circuit shown in FIG. 2, the voltage gain G V1 is expressed as G V1 = gm·R 10 (5). Here, gm is the mutual conductance of the transistor Q10 , and is expressed as gm=q/KT·I C (6). Here, I C is the collector current of transistor Q 10 .

一方、抵抗R10の両端の電位差VR10はトランジ
スタQ12とQ13のベース電位が等しいために、抵
抗R13の両端の電位差に等しく、抵抗R13とR14
電源電圧VCCとで、 VR10=R13/R13+R14VCC ………(7) で与えられる。従つて、トランジスタQ10のコレ
クタ電流ICは、 IC=VR10/R10=R13/R10・1/(R13+R14)VCC……
(8) で与えられ利得GV1は(5)、(6)、(8)式より、 GV1=q/KT・R13/(R13+R14)・VCC……(9) で与えられる。従つて、利得GV1は抵抗の相対比
で決定され、安定であるが、(q/KT)で表わ
される項を有しているため、温度係数を有し、温
度変動による利得変動を生じる。
On the other hand, the potential difference V R10 across the resistor R 10 is equal to the potential difference across the resistor R 13 because the base potentials of the transistors Q 12 and Q 13 are equal ;
With the power supply voltage V CC , it is given by V R10 = R 13 / R 13 + R 14 V CC (7). Therefore, the collector current I C of the transistor Q 10 is I C = V R10 /R 10 = R 13 /R 10・1/(R 13 + R 14 )V CC ……
Gain G V1 given by (8) is given by (5), (6), and (8), G V1 = q/KT・R 13 / (R 13 + R 14 )・V CC ……(9) It will be done. Therefore, the gain G V1 is determined by the relative ratio of the resistances and is stable, but since it has a term expressed by (q/KT), it has a temperature coefficient and the gain fluctuates due to temperature fluctuations.

(発明の目的) 本発明の目的は、エミツタ接地増幅回路におい
て、従来の抵抗及び電流増幅率hFEのバラツキに
よる影響を抑制した回路に加え、更に利得式の温
度係数である(q/KT)の項を相殺し、温度変
動に対しても安定した利得を得る増幅回路を提供
することにある。
(Objective of the Invention) The object of the present invention is to provide a common emitter amplifier circuit that suppresses the effects of variations in resistance and current amplification factor h FE in addition to the conventional circuit that suppresses the effects of variations in resistance and current amplification factor hFE. An object of the present invention is to provide an amplifier circuit that cancels out the term , and obtains a stable gain even with temperature fluctuations.

(発明の構成) 本発明の増幅回路は、ベースが入力端子に接続
されエミツタが接地電位に接続されコレクタが第
1の抵抗を介して電源に接続されると共に出力端
子に接続された第1のトランジスタと、アノード
が基準電流供給回路に接続されカソードが接地電
位に接続されたダイオードと、ベースが前記ダイ
オードのアノードに接続されエミツタが第2の抵
抗を介して接地電位に接続されコレクタが第3の
抵抗を介して電源に接続された第2のトランジス
タと、該第2のトランジスタのコレクタの直流電
位と前記第1のトランジスタのコレクタの直流電
位との電位差を検出しこれら両直流電位を等しく
するための前記入力端子への負帰還手段とを備え
ることからなつている。
(Structure of the Invention) The amplifier circuit of the present invention has a base connected to an input terminal, an emitter connected to a ground potential, a collector connected to a power supply via a first resistor, and a first amplifier circuit connected to an output terminal. a transistor; a diode having an anode connected to a reference current supply circuit and a cathode connected to a ground potential; a base connected to the anode of the diode, an emitter connected to the ground potential via a second resistor, and a collector connected to a third resistor; a second transistor connected to a power supply through a resistor, detecting a potential difference between a DC potential of a collector of the second transistor and a DC potential of a collector of the first transistor, and equalizing both DC potentials; and negative feedback means to the input terminal.

(実施例) 以下、本発明について図面を参照して詳細に説
明する。
(Example) Hereinafter, the present invention will be described in detail with reference to the drawings.

第3図は本発明の一実施例の回路図である。第
2図と同一素子、同一機能端子には同一符号を付
して、その詳細な説明を省略する。
FIG. 3 is a circuit diagram of one embodiment of the present invention. The same elements and terminals with the same functions as in FIG. 2 are denoted by the same reference numerals, and detailed explanation thereof will be omitted.

第3図において、ダイオード接続されたトラン
ジスタQ18のエミツタは接地され、トランジスタ
Q18のコレクタ・ベース接続端子は、一端が電源
端子11に接続され基準電流供給回路を構成する
抵抗R16の他端に接続されるとともに、トランジ
スタQ17のベースに接続されている。トランジス
タQ17のエミツタは抵抗R15を介して接地され、
トランジスタQ17のコレクタは抵抗R13を介して
電源端子11に接続されるとともに、トランジス
タQ16のベースに接続されている。
In Figure 3, the emitter of diode-connected transistor Q18 is grounded and the transistor
The collector-base connection terminal of Q18 has one end connected to the power supply terminal 11, the other end of the resistor R16 constituting the reference current supply circuit, and the base of the transistor Q17 . The emitter of transistor Q 17 is grounded through resistor R 15 ,
The collector of the transistor Q17 is connected to the power supply terminal 11 via the resistor R13 , and is also connected to the base of the transistor Q16 .

本実施例において、抵抗R10の両端の電位差
VR10は、前述の第2図の回路と同様に、抵抗R13
の両端に与えられる電圧VR13に等しく以下のよう
にして求められる。
In this example, the potential difference across the resistor R10
V R10 is the resistor R 13 as in the circuit shown in Figure 2 above.
It is equal to the voltage V R13 applied across the terminals and can be found as follows.

まず、トランジスタQ18に流れる基準電流Iref
は、 Iref=VCC−VBEQ18/R16 ………(10) で表わされる。次に、トランジスタQ17のコレク
タ電流ICQ17は、Isをトランジスタの飽和電流とし
て、 KT/qlnICQ17/Is+ICQ17・R15 =KT/qlnIref/Is ………(11) より、 ICQ17=1/R15・KT/qlnIref/ICQ17 ………(12) で表わされる。ここで、基準電流Irefとトランジ
スタQ17のコレクタ電流ICQ17の比(Iref/ICQ17
をAと設定すると、 ICQ17=1/R15・KT/qlnA ………(13) で表わされる。
First, the reference current Iref flowing through transistor Q18
is expressed as Iref=V CC −V BEQ18 /R 16 (10). Next, the collector current I CQ17 of the transistor Q 17 is calculated from KT/qlnI CQ17 /I s +I CQ17・R 15 =KT/qlnIref/I s (11), where Is is the saturation current of the transistor . = 1/R 15・KT/qlnIref/I CQ17 ......(12) Here, the ratio of the reference current Iref to the collector current I CQ17 of transistor Q17 (Iref/I CQ17 )
When is set as A, it is expressed as I CQ17 = 1/R 15・KT/qlnA (13).

従つて、抵抗R10の両端の電位差VR10は VR10=VR13〕R13・ICQ17 =R13/R15・KT/qlnA ………(14) で表わされる。従つて、トランジスタQ10のコレ
クタ電流ICは、 IC=VR10/R10=R13/R10・R15・KT/qlnA =KT/q・B ……………(15) ここで、B=R13/R10・R15・lnA で表わされ、トランジスタQ10の相互コンダクタ
ンスgmは(6)式より gm=q/KT・IC=q/KT(KT/q・B) =B=R13/R10・R15・lnA ………(16) で求められ相互コンダクタンスの式において温度
係数である(q/KT)の項が相殺される。
Therefore, the potential difference V R10 across the resistor R 10 is expressed as V R10 = V R13 ] R 13 ·I CQ17 = R 13 /R 15 ·KT/qlnA (14). Therefore, the collector current I C of the transistor Q 10 is I C = V R10 /R 10 = R 13 /R 10・R 15・KT/qlnA =KT/q・B ……………(15) where , B=R 13 /R 10・R 15・lnA, and the mutual conductance gm of transistor Q 10 is given by equation (6): gm=q/KT・I C =q/KT (KT/q・B) =B=R 13 /R 10・R 15・lnA (16) It is obtained as follows, and the term (q/KT), which is the temperature coefficient, is canceled out in the mutual conductance equation.

従つて本発明実施回路例の利得GVは、(5)式と
(16)式より GV1=gm・R10=R13/R15・lnA ………(17) で表わされ、電流比A、抵抗R13とR15の比で決
定され、従来エミツタ接地増幅回路の利得におい
て相互コンダクタンスgmのもつ温度変数(q/
KT)の項が相殺される。
Therefore, the gain G V of the circuit example of the present invention is expressed as G V1 = gm・R 10 = R 13 /R 15・lnA (17) from equations (5) and (16), and the current The ratio A is determined by the ratio of resistors R13 and R15 , and the temperature variable (q/
KT) are canceled out.

従つて、本実施例によれば、従来に比べて大幅
に温度特性が改善され、温度変動に対して安定し
た利得を有するエミツタ接地増幅回路を提供する
ことができる。
Therefore, according to this embodiment, it is possible to provide a grounded emitter amplifier circuit whose temperature characteristics are significantly improved compared to the conventional one and whose gain is stable against temperature fluctuations.

なお、本発明は本実施例に制限されることはな
い、例えばトランジスタはPNP型でも良く、負
帰還手段及び基準電流発生回路も他の適切な回路
で実現でき、ダイオードも実施例の同一トランジ
スタによる形成がより望ましいけれども単なるダ
イオードでも差し支えない。
Note that the present invention is not limited to this embodiment. For example, the transistor may be of a PNP type, the negative feedback means and the reference current generation circuit may be realized with other appropriate circuits, and the diode may also be formed of the same transistor as in the embodiment. Although it is more desirable to form a diode, a simple diode may also be used.

(発明の効果) 以上詳細に説明したとおり、本発明の増幅回路
は、前述した構成をとることにより、利得式の温
度係数である(q/KT)の項を相殺できるの
で、従来の抵抗及びトランジスタの電流増幅率の
バラツキの影響が抑制されることに加え、温度変
動に対しても安定な利得が得られるという効果を
有している。
(Effects of the Invention) As explained in detail above, the amplifier circuit of the present invention has the above-described configuration, so that the term (q/KT), which is the temperature coefficient of the gain formula, can be canceled out. In addition to suppressing the influence of variations in current amplification factors of transistors, this has the effect of providing stable gain even with temperature fluctuations.

【図面の簡単な説明】[Brief explanation of drawings]

第1図及び第2図は、従来例の回路図、第3図
は本発明の一実施例の回路図である。 図において、1,10……入力端子、2,11
……電源端子、3,12……出力端子、4,13
……接地端子、CS1,CS2……定電流源、Q1
Q2,Q10〜Q18……NPN型トランジスタ、R1
R2,R10〜R14,RF……抵抗、C……容量。
1 and 2 are circuit diagrams of a conventional example, and FIG. 3 is a circuit diagram of an embodiment of the present invention. In the figure, 1, 10...input terminal, 2, 11
...Power terminal, 3,12...Output terminal, 4,13
...Ground terminal, CS 1 , CS 2 ...Constant current source, Q 1 ,
Q 2 , Q 10 ~ Q 18 ...NPN transistor, R 1 ,
R 2 , R 10 to R 14 , R F ...resistance, C...capacitance.

Claims (1)

【特許請求の範囲】 1 ベースが入力端子に接続され、エミツタが第
二の電源に接続され、コレクタが第一の抵抗を介
して第一の電源に接続されると共に出力端子に接
続された第一のトランジスタと、 アノードが基準電流を供給する基準電流供給回
路に接続され、カソードが前記第二の電源に接続
されたダイオードと、 ベースが前記ダイオードのアノードに接続さ
れ、コレクタが第三の抵抗を介して前記第一の電
源に接続され、エミツタが第二の抵抗を介して前
記第二の電源に接続された第二のトランジスタ
と、 前記第二のトランジスタのコレクタの直流電位
と前記第一のトランジスタのコレクタの直流電位
との電位差を検出し、これら両直流電位を等しく
するための前記入力端子への負帰還手段とを備
え、 前記第二の抵抗の値を前記第二のトランジスタ
のコレクタ電流が前記基準電流に対し予め定めた
比率となるよう設定することを特徴とする増幅回
路。
[Claims] 1. The base is connected to the input terminal, the emitter is connected to the second power supply, the collector is connected to the first power supply via the first resistor, and the collector is connected to the output terminal. a transistor whose anode is connected to a reference current supply circuit that supplies a reference current, a diode whose cathode is connected to the second power supply; a base which is connected to the anode of the diode, and whose collector is a third resistor; a second transistor connected to the first power supply through a second resistor, and whose emitter is connected to the second power supply through a second resistor; and a DC potential of the collector of the second transistor and the first negative feedback means to the input terminal for detecting a potential difference between the DC potential of the collector of the transistor and equalizing these DC potentials, An amplifier circuit characterized in that the current is set to be a predetermined ratio to the reference current.
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