JPH0294805A - Differential amplifier - Google Patents
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- JPH0294805A JPH0294805A JP63246132A JP24613288A JPH0294805A JP H0294805 A JPH0294805 A JP H0294805A JP 63246132 A JP63246132 A JP 63246132A JP 24613288 A JP24613288 A JP 24613288A JP H0294805 A JPH0294805 A JP H0294805A
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Abstract
Description
［発明の目的］
（産業上の利用分野）
この発明は差動増幅器、特に低電圧動作を目的とした負
帰還増幅器に関する。
（従来の技術）
第４図は従来の差動増幅器の（構成を示す回路図である
。この差動増幅器は負帰還を前提とし、特に低電圧動作
を目的として比較的大きなオーブンループ利得を持つよ
うに構成されている。６１は一対のＮＰＮ ）ランジス
タＧ２．６３からなる入力差動対であり、この入力差動
対６１の各コレクタには、カレントミラー回路６４を構
成するＰＮＰ トランジスタ［ｉ５． Ｇ１３の各コレ
クタが接続されている。このカレントミラー回路６Ｇは
電源電圧ＶＣＣにトランジスタ０５． Ｇ［＋の各エミ
ッタが接続され、互いのベースが共通に接続されている
。そして、トランジスタ６６のベース・コレクタ間は短
絡されており、入力信号に応じたコレクタ電流がトラン
ジスタ６５に流れるようになっている。差動対６１の共
通エミッタと接地電圧ＶＳＳとの間には定電流源６７が
挿入されている。また、トランジスタ６２のベースが非
反転入力端子８８、トランジスタ６３のベースが反転入
力端子６９であり、両入力端子８２．８３における人力
（；号の電位差は、トランジスタ６２のコレクタ出力に
よって次段の増幅部であるＮＰＮ トランジスタ７０の
ベースに供給されるように接続されている。トランジス
タ７０のエミッタは接地され、コレクタと電源電圧Ｖｃ
ｃとの間には定電流源７１が挿入されている。出力端子
７２は定電流源７１とトランジスタ７０のコレクタとの
間に接続されており、トランジスタ７０の状態により、
入力差動対８１の入力信号に対する差動分が増幅出力さ
れるようになっている。
第５図は第４図の差動増幅器をオペアンプＯＰとして示
し、その使用例の構成を示す回路図である。入力信号Ｖ
ｉｎはＯＰの非反転入力端子と抵抗Ｒｉを介した反転入
力端子との間に印加される。
また、抵抗ＲｆはＯＰの出力端子と反転入力端子間に挿
入されて負帰還回路を構成している。
ＯＰの出力端子は出力カップリングコンデンサＣｏｕ
ｔを介して負荷抵抗ＲＬに接続されている。
上記構成の回路では第４図中のトランジスタ６５もしく
は６６のベース◆エミッタ間電圧Ｖｂｅを０．７Ｖ、定
電流源６７をトランジスタで構成した場合の動作保証電
圧としてのコレクタ・エミッタ間飽和電圧Ｖｓａｔを０
．１５Ｖとし、その和の値をＯＰの入力差動対の電圧バ
イアスＶｒｅｆとして固定電位にとれば、更にトランジ
スタ６３の動作電圧を考慮して、電源電圧Ｖｃｃが約Ｉ
Ｖまでの低電圧動作が可能である。
しかし、第４図の回路では次のような問題がある。まず
、人力差動対８１を構成しているトランジスタＧ２．
［ｉ３の各コレクタ電位が、一方のトランジスタ６２側
では接地電圧ＶＳＳからトランジスタ７０のベース・エ
ミッタ間電圧分上昇した電圧であり、他方のトランジス
タ６３側では電源電圧ＶＣＣからトランジスタ６６のベ
ース・エミッタ間電圧分降下した電圧であるため、動作
点設定に不均衡を生じさせている。これは入力の直流動
作点のオフセットの原因となる。また、トランジスタ６
２．８３の各コレクタ電流に対し、一方のトランジスタ
６２側ではエミッタ接地のトランジスタ７ｏのベースの
引込み電流となっているが、他）ｊのトランジスタ６３
側ではカレントミラー回路６４のベースの流れ出し電流
となっている。これも動作点設定に不均衡を生じさせ、
人力の直流動作点のオフセットの原因となる。
さらに、入力差動対６Ｉをバイアスする電位がある程度
立ち上がらないとトランジスタ６２．８３が動作状態と
ならないため、電源投入時において、定電流源７１が最
初に出力の負荷を駆動して出力端子７２の電位を跳ね上
げてしまい、電源投入時の出力動作点電位の変動が大き
くなり、ノイズの原因となる。
第６図は前記第４図における人力差動対６１の定電流源
６７に抵抗７３を用い、出力段としてトランジスタ７０
の代わりに、力！／ントミラー回路６４を構成するトラ
ンジスタと同極性のＰ Ｎ Ｐ ｌ−ランジスタフ４を
設けるようにしたものである。トランジスタ７４のコレ
クタは出力端子７１が接続され、定電流源７２を介し接
地電圧Ｖｓｓに接続されている。
上記構成の回路では入力差動対６１の各コレクタ電位が
電源電圧よりトランジスタ６５もしくは６６のベース・
エミッタ間電圧及びトランジスタ７４のベス・エミッタ
間電圧で固定されるため、この部分での不均衡が極力生
じないように構成されている。また、入力差動対６１の
定電流源として抵抗７３を用いているため、ここでの動
作電圧を５０ｍＶに設定すると、カレントミラー回路６
４もしくは出力段のトランジスタ７４におけるベース・
エミッタ間電圧Ｖｂｅを０．７Ｖ、人力差動対Ｇ[Object of the Invention] (Industrial Application Field) The present invention relates to a differential amplifier, and particularly to a negative feedback amplifier intended for low voltage operation. (Prior Art) Fig. 4 is a circuit diagram showing the configuration of a conventional differential amplifier. This differential amplifier assumes negative feedback and has a relatively large oven loop gain, especially for low voltage operation. 61 is an input differential pair consisting of a pair of NPN transistors G2.63, and each collector of this input differential pair 61 is connected to a PNP transistor [i5. Each collector of G13 is connected. This current mirror circuit 6G connects the power supply voltage VCC to the transistor 05. The emitters of G[+ are connected, and their bases are commonly connected. The base and collector of the transistor 66 are short-circuited, so that a collector current according to the input signal flows through the transistor 65. A constant current source 67 is inserted between the common emitter of the differential pair 61 and the ground voltage VSS. The base of the transistor 62 is a non-inverting input terminal 88, and the base of the transistor 63 is an inverting input terminal 69. The emitter of the transistor 70 is grounded, and the collector and power supply voltage Vc are connected to the base of the NPN transistor 70.
A constant current source 71 is inserted between C and C. The output terminal 72 is connected between the constant current source 71 and the collector of the transistor 70, and depending on the state of the transistor 70,
The differential component of the input signal of the input differential pair 81 is amplified and output. FIG. 5 shows the differential amplifier of FIG. 4 as an operational amplifier OP, and is a circuit diagram showing the configuration of an example of its use. input signal V
in is applied between the non-inverting input terminal of OP and the inverting input terminal via a resistor Ri. Further, a resistor Rf is inserted between the output terminal and the inverting input terminal of OP to form a negative feedback circuit. The output terminal of OP is the output coupling capacitor Cou
It is connected to the load resistor RL via t. In the circuit with the above configuration, the base-emitter voltage Vbe of the transistor 65 or 66 in FIG. 0
．． 15V, and the value of the sum is taken as a fixed potential as the voltage bias Vref of the input differential pair of the OP, further considering the operating voltage of the transistor 63, the power supply voltage Vcc becomes approximately I.
Low voltage operation down to V is possible. However, the circuit shown in FIG. 4 has the following problems. First, transistor G2.
[The collector potential of i3 is a voltage increased by the base-emitter voltage of transistor 70 from the ground voltage VSS on one transistor 62 side, and the voltage increased by the base-emitter voltage of transistor 66 from the power supply voltage VCC on the other transistor 63 side. Since the voltage is dropped by the voltage, it causes an imbalance in the operating point setting. This causes an offset in the input DC operating point. Also, transistor 6
For each collector current of 2.83, on the one transistor 62 side, it is a draw current of the base of the transistor 7o whose emitter is common, but on the other) transistor 63 of j
On the other hand, the current flows out of the base of the current mirror circuit 64. This also causes an imbalance in the operating point settings,
This causes an offset in the DC operating point of human power. Furthermore, since the transistors 62 and 83 will not become operational unless the potential that biases the input differential pair 6I rises to a certain extent, when the power is turned on, the constant current source 71 first drives the output load and the output terminal 72 This causes the potential to jump up, increasing the fluctuation in the output operating point potential when the power is turned on, and causing noise. In FIG. 6, a resistor 73 is used as the constant current source 67 of the manual differential pair 61 in FIG. 4, and a transistor 70 is used as the output stage.
Instead of power! A PNP l-transistor 4 having the same polarity as the transistor constituting the mirror circuit 64 is provided. The collector of the transistor 74 is connected to the output terminal 71 and is connected to the ground voltage Vss via a constant current source 72. In the circuit with the above configuration, each collector potential of the input differential pair 61 is lower than the power supply voltage at the base of the transistor 65 or 66.
Since it is fixed by the emitter voltage and the base-emitter voltage of the transistor 74, the configuration is such that imbalance in this part is prevented as much as possible. Also, since the resistor 73 is used as a constant current source for the input differential pair 61, if the operating voltage here is set to 50 mV, the current mirror circuit 6
4 or the base of the output stage transistor 74.
Emitter voltage Vbe is 0.7V, manual differential pair G
【での
コレクタ・エミッタ間飽和電圧Ｖｓａｔを０．１５Ｖと
し、上記した定電流源の抵抗７３の動作電圧０．０５Ｖ
を加算すれば電源電圧ＶＣＣが０．９Ｖ程度までの低電
圧動作が可能となる。更に、出力端子７１と接地電圧Ｖ
ｓｓとの間に定電流源７２を挿入しているので出力動作
点の変動が緩和できる等の利点を持っている。
しかしながら、入力段を抵抗７３による電流バイアスと
しているため、入力バイアス電圧による入力差動対６Ｉ
のバイアス電流変化及び入力信号に対しての電流変換利
得の低下はまぬがれない。さらに、モノリシックＩＣ上
に構成する場合、ＰＮＰトランジスタ７４はラテラル構
造のため電流利得が低い。これにより、電流増幅段の電
流利得が低下するという問題がある。
（発明が解決しようとする課題）
このように従来の差動増幅器で低電圧動作を実現しよう
とすると人力段の能動負荷として一対のＰＮＰ トラン
ジスタで構成されるカレントミラー回路のみが用いられ
ているため、次段をＮＰＮトランジスタで受ける場合、
人力差動対トランジスタのコレクタ電位に不均衡が生じ
たり、バイアス電流の不均衡が生じたりしていた。また
、人力差動対トランジスタのコレクタでの低電圧動作時
の電圧余硲を取るため、電流バイアス回路として抵抗を
使用することにより特性劣化が生じる。
この発明は上記のような１１１情を考慮してなされたも
のであり、その目的は低電圧においても良好な特性を持
った差動増幅器を提供することにある。
［発明の構成］
（課題を解決するための手段）
この発明の差動増幅器は、入力信号を増幅する一対のト
ランジスタからなる第１の差動増幅部と、この第１の差
動増幅部内のトランジスタと同一極性のエミッタ接地の
トランジスタからなり、ベースに上記第１の差動増幅部
からの一方の出力信号が供給されてなる出力増幅部と、
上記第１の差動増幅部からの他方の出力信号が一方のベ
ースに供給され、他方のベースが固定バイアスされた上
記第１の差動増幅部内のトランジスタと同一極性の一対
のトランジスタからなる第２の差動増幅部と、この第２
の差動増幅部の一方の出力が供給される上記第１の差動
増幅部の負荷電流源としての第１のカレントミラー回路
と、上記第２の差動増幅部の他方の出力が供給される」
１記出力増幅部のバイアス電流源としての第２のカレン
トミラー回路とから構成される。
（作用）
第２の差動増幅部を設けることにより、入力段負荷電流
源としてのカレントミラー回路の入力側のトランジスタ
を、第１の差動増幅部内の負荷！・ランジスタで併用し
ないことによって、第１の差動増幅部内の差動対トラン
ジスタにおけるバイアス電流の不均衡をなくする。さら
に、直接出力段に接続されない第１の差動増幅部からの
他方の出力は第２の差動増幅部内の差動対トランジスタ
の一方のベースに供給されることにより、第１の差動増
幅部内の差動対トランジスタにおけるコレクタ電位の不
均衡をなくする。さらに、上記第１の差動増幅部からの
他方の出力がベースに供給される第２の差動増幅部内の
差動対トランジスタの一方のコレクタ出力は、出力段の
バイアス電流決定のためのカレントミラー入力端に供給
するようにしている。これにより、第１の差動増幅部が
動作状態でない場合でも、第２の差動増幅部のバイアス
電流の状態を基準として出力段のバイアス電ｉ′ＡＥを
決定するため、電源投入時の出力動作点での変動か大幅
に減少する。この構成の場合、第１の差動増幅部内の差
動対トランジスタのバイアス電流に対して第２の差動増
幅部内の差動対トランジスタのバイアス電流を上記第２
の差動対トランジスタ上で比較した差分に相当する電流
で出力段のバイアス電流を決定するため、第２の差動増
幅部が・１之衡している状態で最適なバイアス電流値を
設定すべく、入力段側のカレントミラー回路及び出力段
側のカレントミラー回路のカレントミラー比を決定する
必要がある。
（実施例）
以下、図面を参照してこの発明を実施例により説明する
。
第１図はこの発明に係る差動増幅器の一実施例の構成を
示す回路図である。ＩＩは一対のＮＰＮ トランジスタ
１２．１３からなる差動対であり、それぞれのベースは
非反転入力端子１４、反転入力端子１５になっている。
差動対１１の共通エミッタは定電流源１６を介して接地
電圧ＶｓＳに接続されている。
差動対１１におけるトランジスタ１２のコレクタ出力は
出力段であるエミッタ接地されたＮＰＮトランジスタ１
７のベースに供給されるようになっている。
また、差動対】１におけるトランジスタ１３のコレクタ
出力は、他の差動対１８の一方のＮＰＮ ）ランジスタ
１９のベースに供給されるようになっている。
差動対１８の他方のＮＰＮ ｌ−ランジスタ２０のベー
スは直流電圧Ｖｂｉａｓによって固定バイアスされるよ
うになっている。差動対１８の共通エミッタは定電Ｉｆ
Ｅ源２１を介して接地電圧ＶＳＳに接続されている。一
方、差動対１１の負荷電流源としてＰＮＰトランジスタ
２２．２３．２４からなるカレントミラー回路２５が構
成されている。ベース・コレクタ間が短絡されたトラン
ジスタ２４は入力側トランジスタであり、そのコレクタ
は上記差動対１８におけるトランジスタ２０のコレクタ
に接続されている。トランジスタ２４とベースが共通に
接続されたトランジスタ２２．２３のコレクタはそれぞ
れ上記差動対１１のトランジスタ１２．１３のコレクタ
に接続されている。
他方、出力段のトランジスタ１７のバイアス電流源とし
てＰＮＰ）ランジスタ２Ｂ、 ２７からなるカレントミ
ラー回路２８が構成されている。ベース・コレクタ間が
短絡されたトランジスタ２Ｂは入力端トランジスタであ
り、そのコレクタは上記差動対１８におけるトランジス
タ１９のコレクタに接続されている。トランジスタ２Ｇ
とベースが共通に接続されたトランジスタ２７のコレク
タは上記トランジスタ１７のコレクタに接続され、その
共通接続点には出力端子２９が接続されている。
上記構成の回路では、差動対１８を設けることにより、
カレントミラー回路２５は、その入力側を差動人力段に
直接膜けずに構成できる。よって、−方のベースが固定
バイアスされた差動対１８のトランジスタ２０により、
トランジスタ２４に人力された７ｕ ＆にてトランジス
タ２２．２３に均等なコレクタ電流を流すことができる
。さらに、差動対１１のトランジスタ１３のコレクタは
上記差動対１８のトランジスタ１９のベースに接続され
、差動対１１のトランジスタ１２． １３のコレクタ電
位の均衡を図ることかできる。また、差動対１８のトラ
ンジスタ１９のコレクタ出力がカレントミラー回路２８
に入力端子として供給され、これによりトランジスタ２
７における出力段のバイアス電流が決定される。すなわ
ち、出力段のバイアス電流は定電流源１６と２１を差動
対１８Ｌで比較した電流値の差によって決まる。このた
め、例えば定電流源１Ｂの電流値を５０μＡ１定電流源
２１の電流値を１００μＡにそれぞれ設定すれば、平衡
状態において差動対Ｈのトランジスタ１２もしくは１３
に流れるコレクタ電流がそれぞれ２５μＡとなり、カレ
ントミラー回路２５のカレントミラー比を０．５倍にと
れば、差動対１８に流れるそれぞれのコレクタ電流が５
０μＡにて平衡することになる。そして、カレントミラ
ー回路２８のカレントミラー比を例えば４倍にとれば２
００μＡの出力バイアス電流を供給するように設定でき
る。
第２図は上記実施例回路を具体的に示す回路図である。
トランジスタ２０のベースに、ベース・コレクタ間が短
絡されたＮＰＮ）ランジスタ３０のベースが接続されて
いる。トランジスタ３０のコレクタとｖ、：ｏとの間に
は定電流源３１か負荷電流源として挿入され、エミッタ
は抵抗３２を介して接地電圧ＶＳＳに接続されている。
差動対１８の共通エミッタと■ｓｓとの間には定電流源
としての抵抗３３が挿入されている。出力段のトランジ
スタ１７のベースコレクタ間には発振防止用のコンデン
サ３３が挿入されている。
１−記構域の回路では抵抗３２及び３３の電圧降下Ｖｎ
を例えば５０ｍＶに設定することによって、低電圧動作
が実現される。いま、トランジスタ２４もしくは２Ｂの
ベース・エミッタ間電圧■。、を０．７■、トランジス
タ１９もしくは２０のコレクタ・エミッタ間飽和電圧■
ｃεｓａｔを０．１５Ｖとすれば、電源電圧ＶＣ，：の
最低電圧ＶＣ，：ｍｉｎは次式で与えられる。
Ｖｃｃｉｉｎ−ｖｓＥ＋ｖｃ、ｓａｔ＋ＶＩ（−０，７
＋Ｏ，１５＋０．０５−０．９ （Ｖ）・・・（１）
よって、電源電圧ＶＣＣが最低０．９Ｖあればこの実施
例回路は動作ｉ■能である。また、差動対１１のトラン
ジスタ１２．１３のコレクタ電位は共に、それぞれ接続
されたトランジスタ１７．１９のベース・エミッタ間電
圧でほぼ固定されているため、人力段でのコレクタ電位
の不均衡が電源電圧を変化させたとしても小さく抑えら
れるように構成されている。
なお、この実施例回路の構成でも従来回路のように、低
電圧動作実現のために差動対１８の電流源として抵抗３
３が用いられており、差動対１８の入力端子に対するバ
イアス電流の変化や電流変換利得の低下の原因を含む構
成となっているが、差動対１８人力、出力の各バイアス
電流を決定するための局部的な帰還段にすぎないため、
信号を伝達するうえではその影響はなく、良好な特性が
得られる。
第３図は上記第２図の実施例回路の応用例を示す回路図
である。この応用例回路では第２図回路の差動対１１の
各コレクタ出力と差動対１８及び出力段のトランジスタ
１７それぞれとの間にバッファアンプ４０．４１を設け
るようにしたものである。
」−記バッファアンブ４０はベースが共通接続された２
個のＰＮＰ ！−ランジスタ４１．４２のうち、トラン
ジスタ４１のベース・コレクタ間が短絡されてなる負荷
電流源からコレクタ電流が供給され、共通エミッタに電
流源として抵抗４３が接続された一対のＮＰＮ トラン
ジスタ４４．４５からなる差動対４６から構成されてい
る。差動対４６のトランジスタ４４のベースは差動対１
１のトランジスタ１３のコレクタに接続されている。ま
た、差動対４６のトランジスタ４５のベースはそのコレ
クタと短絡され、差動対１８のトランジスタ１９のベー
スに接続されている。また、上記バッファアンプ４１は
ベースが共通接続された２個のＰＮＰ トランジスタ４
７．４８のうち、トランジスタ４７のベース・コレクタ
間が短絡されＣなる負４ｉ７電流源からコレクタ電流が
供給され、共通エミッタに電流源として抵抗４９が接続
された一対のＮＰＮ トランジスタ５０．５１からなる
差動対５２から（１′４成されている。差動対５２のト
ランジスタ５０のベースは人力差動対１１のトランジス
タ１２のコレクタに接続されている。また、差動対５２
のトランジスタ５１のベースはそのコレクタと短絡され
、出力段のトランジスタ１７のベースに接続されている
。
また、発振防１ト用のコンデンサ３３はトランジスタ５
０のベースとトランジスタ１７のコレクタとの間に接続
されている。
このようにすれば、オーブンループ利得の増強及び入力
差動対１１の動作点における電流、電圧の均′：、９化
がより図れる。
［発明の効果］
以上説明したようにこの発明によれば、低電圧において
も良好な特性が得られる差動増幅器を提供することがで
きる。The collector-emitter saturation voltage Vsat is 0.15V, and the operating voltage of the resistor 73 of the constant current source is 0.05V.
By adding , it becomes possible to operate at a low voltage with a power supply voltage VCC of about 0.9V. Furthermore, the output terminal 71 and the ground voltage V
Since the constant current source 72 is inserted between the power supply and the power source ss, it has the advantage that fluctuations in the output operating point can be alleviated. However, since the input stage is current-biased by the resistor 73, the input differential pair 6I is affected by the input bias voltage.
Changes in bias current and reduction in current conversion gain with respect to input signals are unavoidable. Furthermore, when configured on a monolithic IC, the PNP transistor 74 has a lateral structure and thus has a low current gain. This poses a problem in that the current gain of the current amplification stage decreases. (Problem to be solved by the invention) In this way, when trying to realize low voltage operation with a conventional differential amplifier, only a current mirror circuit consisting of a pair of PNP transistors is used as the active load of the human power stage. , when the next stage is received by an NPN transistor,
There was an imbalance in the collector potentials of the manual differential pair transistors and an imbalance in the bias currents. Further, in order to take up the voltage surplus during low voltage operation at the collector of the manual differential pair transistor, a resistor is used as a current bias circuit, which causes characteristic deterioration. The present invention has been made in consideration of the above-mentioned circumstances, and its purpose is to provide a differential amplifier having good characteristics even at low voltages. [Structure of the Invention] (Means for Solving the Problems) A differential amplifier of the present invention includes a first differential amplifier section consisting of a pair of transistors that amplifies an input signal, and a first differential amplifier section in the first differential amplifier section. an output amplification section consisting of a transistor with a common emitter of the same polarity as the transistor, the base of which is supplied with one output signal from the first differential amplification section;
The other output signal from the first differential amplifier is supplied to one base, and the other base is fixedly biased. 2 differential amplifier section, and this second differential amplifier section.
A first current mirror circuit as a load current source of the first differential amplifier section is supplied with one output of the differential amplifier section, and the other output of the second differential amplifier section is supplied with the first current mirror circuit. "ru"
and a second current mirror circuit as a bias current source for the output amplification section. (Function) By providing the second differential amplifier section, the transistor on the input side of the current mirror circuit as the input stage load current source can be used as the load in the first differential amplifier section. - By not using transistors together, bias current imbalance in the differential pair transistors in the first differential amplifier section is eliminated. Furthermore, the other output from the first differential amplifier section that is not directly connected to the output stage is supplied to one base of the differential pair transistor in the second differential amplifier section, so that the first differential amplifier Eliminate imbalance in collector potentials in differential pair transistors within the unit. Further, the collector output of one of the differential pair transistors in the second differential amplifier section whose base is supplied with the other output from the first differential amplifier section is a current source for determining the bias current of the output stage. It is supplied to the mirror input terminal. As a result, even when the first differential amplifier is not in operation, the bias current i'AE of the output stage is determined based on the state of the bias current of the second differential amplifier, so the output when the power is turned on is Fluctuations at the operating point are significantly reduced. In this configuration, the bias current of the differential pair transistors in the second differential amplifier section is changed from the bias current of the differential pair transistors in the first differential amplifier section to the bias current of the differential pair transistors in the first differential amplifier section.
Since the output stage bias current is determined by the current corresponding to the difference compared on the differential pair transistors, the optimal bias current value is set when the second differential amplifier section is balanced. Therefore, it is necessary to determine the current mirror ratio of the current mirror circuit on the input stage side and the current mirror circuit on the output stage side. (Examples) Hereinafter, the present invention will be explained by examples with reference to the drawings. FIG. 1 is a circuit diagram showing the configuration of an embodiment of a differential amplifier according to the present invention. II is a differential pair consisting of a pair of NPN transistors 12 and 13, the bases of which serve as a non-inverting input terminal 14 and an inverting input terminal 15. A common emitter of the differential pair 11 is connected to the ground voltage VsS via a constant current source 16. The collector output of the transistor 12 in the differential pair 11 is the output stage of the NPN transistor 1 whose emitter is grounded.
7 base. Further, the collector output of the transistor 13 in the differential pair 1 is supplied to the base of an NPN transistor 19 of the other differential pair 18. The base of the other NPN l-transistor 20 of the differential pair 18 is fixedly biased by a DC voltage Vbias. The common emitter of the differential pair 18 has a constant voltage If
It is connected to ground voltage VSS via E source 21. On the other hand, a current mirror circuit 25 consisting of PNP transistors 22, 23, and 24 is configured as a load current source for the differential pair 11. The transistor 24 whose base and collector are short-circuited is an input side transistor, and its collector is connected to the collector of the transistor 20 in the differential pair 18. The collectors of the transistors 22 and 23 whose bases are commonly connected to the transistor 24 are connected to the collectors of the transistors 12 and 13 of the differential pair 11, respectively. On the other hand, a current mirror circuit 28 consisting of PNP transistors 2B and 27 is configured as a bias current source for the output stage transistor 17. The transistor 2B whose base and collector are short-circuited is an input end transistor, and its collector is connected to the collector of the transistor 19 in the differential pair 18. transistor 2g
The collector of the transistor 27 whose base is commonly connected is connected to the collector of the transistor 17, and the output terminal 29 is connected to the common connection point. In the circuit with the above configuration, by providing the differential pair 18,
The current mirror circuit 25 can be constructed without directly interfacing its input side to the differential power stage. Therefore, by the transistor 20 of the differential pair 18 whose negative base is fixedly biased,
With 7u & manually applied to the transistor 24, equal collector currents can be passed through the transistors 22 and 23. Further, the collector of the transistor 13 of the differential pair 11 is connected to the base of the transistor 19 of the differential pair 18, and the transistor 12 . 13 collector potentials can be balanced. Further, the collector output of the transistor 19 of the differential pair 18 is connected to the current mirror circuit 28.
is supplied as an input terminal to transistor 2.
The bias current of the output stage at 7 is determined. That is, the bias current of the output stage is determined by the difference in current value obtained by comparing the constant current sources 16 and 21 in the differential pair 18L. Therefore, for example, if the current value of the constant current source 1B is set to 50 μA, and the current value of the constant current source 21 is set to 100 μA, the transistors 12 or 13 of the differential pair H in a balanced state.
If the current mirror ratio of the current mirror circuit 25 is set to 0.5, the collector current flowing to the differential pair 18 becomes 5 μA.
It will be balanced at 0 μA. If the current mirror ratio of the current mirror circuit 28 is increased to 4 times, for example, 2
It can be configured to provide an output bias current of 00 μA. FIG. 2 is a circuit diagram specifically showing the circuit of the above embodiment. The base of the transistor 20 is connected to the base of an NPN (NPN) transistor 30 whose base and collector are short-circuited. A constant current source 31 is inserted as a load current source between the collector of the transistor 30 and v, :o, and the emitter is connected to the ground voltage VSS via a resistor 32. A resistor 33 as a constant current source is inserted between the common emitter of the differential pair 18 and ■ss. A capacitor 33 for preventing oscillation is inserted between the base and collector of the output stage transistor 17. 1- In the circuit of the structure section, the voltage drop Vn of the resistors 32 and 33
By setting , for example, to 50 mV, low voltage operation is achieved. Now, the base-emitter voltage of transistor 24 or 2B is ■. , is 0.7■, the collector-emitter saturation voltage of transistor 19 or 20■
If cεsat is 0.15V, the minimum voltage VC,:min of the power supply voltage VC,: is given by the following equation. Vcciin-vsE+vc, sat+VI(-0,7
+O,15+0.05-0.9 (V)...(1) Therefore, if the power supply voltage VCC is at least 0.9V, this embodiment circuit is capable of operation. In addition, since the collector potentials of the transistors 12 and 13 of the differential pair 11 are almost fixed by the base-emitter voltage of the transistors 17 and 19 connected to each other, the imbalance of the collector potentials in the manual stage is caused by the power supply. The structure is such that even if the voltage is changed, it can be kept small. Note that in the configuration of this embodiment circuit, as in the conventional circuit, a resistor 3 is used as a current source for the differential pair 18 in order to realize low voltage operation.
3 is used, and the configuration includes changes in the bias current for the input terminal of the differential pair 18 and causes of reduction in current conversion gain. Because it is only a local feedback stage for
This has no effect on signal transmission, and good characteristics can be obtained. FIG. 3 is a circuit diagram showing an example of application of the embodiment circuit shown in FIG. 2 above. In this application example circuit, buffer amplifiers 40 and 41 are provided between each collector output of the differential pair 11 of the circuit of FIG. 2 and each of the differential pair 18 and the output stage transistor 17. ”-The buffer amplifier 40 has two bases connected in common.
PNPs! - Among the transistors 41.42, collector current is supplied from a load current source formed by short-circuiting the base and collector of the transistor 41, and from a pair of NPN transistors 44.45 whose common emitters are connected to a resistor 43 as a current source. It is composed of a differential pair 46. The base of the transistor 44 of the differential pair 46 is connected to the base of the transistor 44 of the differential pair 46.
It is connected to the collector of transistor 13 of No. 1. Further, the base of the transistor 45 of the differential pair 46 is shorted to its collector and connected to the base of the transistor 19 of the differential pair 18. The buffer amplifier 41 is composed of two PNP transistors 4 whose bases are commonly connected.
7.48, consists of a pair of NPN transistors 50.51, with the base and collector of the transistor 47 short-circuited, the collector current being supplied from a negative 4i7 current source C, and a resistor 49 connected to the common emitter as a current source. The base of the transistor 50 of the differential pair 52 is connected to the collector of the transistor 12 of the manual differential pair 11.
The base of the transistor 51 is shorted to its collector and connected to the base of the output stage transistor 17. In addition, the capacitor 33 for oscillation prevention is the transistor 5.
0 and the collector of transistor 17. In this way, the oven loop gain can be increased and the current and voltage at the operating point of the input differential pair 11 can be made more uniform. [Effects of the Invention] As described above, according to the present invention, it is possible to provide a differential amplifier that can obtain good characteristics even at low voltages.
第１図はこの発明の一実施例による構成を示す回路図、
第２図は第１図回路の具体的な構成を示す回路図、第３
図は第２図回路の応用例を示す回路図、第４図は従来の
差動増幅器の構成を示す回路図、第５図は差動増幅器の
使用例を示す回路図、第６図は第４図回路の具体的な構
成を示す回路図である。
ｉｔ、 １ｇ・・・差動対、１２．１３．１７．１９．
２０・・・ＮＰＮトランジスタ、１４・・・非反転入力
端子、１５・・・反転入力端子、１６．２１・・・低電
流源、２２．２３．２４．２６．２７・・・ＰＮＰ ト
ランジスタ、２５．２８・・・カレントミラー回路、２
９・・・出力端子。FIG. 1 is a circuit diagram showing a configuration according to an embodiment of the present invention;
Figure 2 is a circuit diagram showing the specific configuration of the circuit in Figure 1;
The figure is a circuit diagram showing an application example of the circuit shown in Figure 2, Figure 4 is a circuit diagram showing the configuration of a conventional differential amplifier, Figure 5 is a circuit diagram showing an example of using the differential amplifier, and Figure 6 is a circuit diagram showing an example of the use of the differential amplifier. FIG. 4 is a circuit diagram showing a specific configuration of the circuit shown in FIG. it, 1g...differential pair, 12.13.17.19.
20... NPN transistor, 14... Non-inverting input terminal, 15... Inverting input terminal, 16.21... Low current source, 22.23.24.26.27... PNP transistor, 25 .28...Current mirror circuit, 2
9...Output terminal.
Claims (1)
差動増幅部と、 上記第１の差動増幅部内のトランジスタと同一極性のエ
ミッタ接地のトランジスタからなり、ベースに上記第１
の差動増幅部からの一方の出力信号が供給されてなる出
力増幅部と、 上記第１の差動増幅部からの他方の出力信号が一方のベ
ースに供給され、他方のベースが固定バイアスされた上
記第１の差動増幅部内のトランジスタと同一極性の一対
のトランジスタからなる第２の差動増幅部と、 上記第２の差動増幅部の一方の出力が供給される上記第
１の差動増幅部の負荷電流源としての第１のカレントミ
ラー回路と、 上記第２の差動増幅部の他方の出力が供給される上記出
力増幅部のバイアス電流源としての第２のカレントミラ
ー回路と を具備したことを特徴とする差動増幅器。[Claims] A first differential amplification section consisting of a pair of transistors that amplifies an input signal, and a transistor with a common emitter of the same polarity as the transistor in the first differential amplification section, the base of which is connected to the first differential amplification section. 1
an output amplification section to which one output signal from the differential amplification section is supplied; the other output signal from the first differential amplification section is supplied to one base, and the other base is fixed biased. a second differential amplifying section comprising a pair of transistors having the same polarity as the transistors in the first differential amplifying section; and the first differential amplifier to which one output of the second differential amplifying section is supplied. a first current mirror circuit as a load current source of the dynamic amplification section; and a second current mirror circuit as a bias current source of the output amplification section to which the other output of the second differential amplification section is supplied. A differential amplifier characterized by comprising:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246132A JPH0294805A (en) | 1988-09-30 | 1988-09-30 | Differential amplifier |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63246132A JPH0294805A (en) | 1988-09-30 | 1988-09-30 | Differential amplifier |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0294805A true JPH0294805A (en) | 1990-04-05 |
Family
ID=17143957
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63246132A Pending JPH0294805A (en) | 1988-09-30 | 1988-09-30 | Differential amplifier |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0294805A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0619646A2 (en) * | 1993-04-07 | 1994-10-12 | Philips Patentverwaltung GmbH | Amplifier arrangement |
| JP2007116569A (en) * | 2005-10-24 | 2007-05-10 | Niigata Seimitsu Kk | Open gain adjustment circuit for operational amplifier |
-
1988
- 1988-09-30 JP JP63246132A patent/JPH0294805A/en active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0619646A2 (en) * | 1993-04-07 | 1994-10-12 | Philips Patentverwaltung GmbH | Amplifier arrangement |
| US5412345A (en) * | 1993-04-07 | 1995-05-02 | U.S. Philips Corporation | Amplifier arrangement having a relatively stable reference potential |
| EP0619646A3 (en) * | 1993-04-07 | 1996-02-07 | Philips Patentverwaltung | Amplifier arrangement. |
| JP2007116569A (en) * | 2005-10-24 | 2007-05-10 | Niigata Seimitsu Kk | Open gain adjustment circuit for operational amplifier |
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