JP2713204B2 - Information processing system - Google Patents

Information processing system

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JP2713204B2
JP2713204B2 JP7026575A JP2657595A JP2713204B2 JP 2713204 B2 JP2713204 B2 JP 2713204B2 JP 7026575 A JP7026575 A JP 7026575A JP 2657595 A JP2657595 A JP 2657595A JP 2713204 B2 JP2713204 B2 JP 2713204B2
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Japan
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transaction
transfer
data
input
output
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隆行 伊藤
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NEC Corp
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Description

【発明の詳細な説明】DETAILED DESCRIPTION OF THE INVENTION

【0001】[0001]

【産業上の利用分野】本発明は、情報処理システムに関
し、特に離れて設置されたシステムバスと入出力バスと
の間を接続するデータ転送装置を含む情報処理システム
に関する。
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an information processing system, and more particularly to an information processing system including a data transfer device for connecting a system bus and an input / output bus which are separately installed.

【0002】[0002]

【従来の技術】従来この種の技術では、システムバスに
接続されたシステム側のデータ転送装置と入出力バスに
接続された入出力側のデータ転送装置との間には一種類
のデータ線しか設けられておらず、同時には一種類の転
送しか許されない。したがって、たとえばシステム側か
らある入出力制御装置に対してデータ転送をする場合に
は、すでにいずれかの入出力制御装置と記憶装置との間
で処理装置を介さないダイレクト・メモリ・アクセス転
送(以下、「DMA転送」という)が行われていないか
どうかを確認・調停する必要が生じる。
2. Description of the Related Art Conventionally, in this type of technology, only one kind of data line is connected between a system-side data transfer device connected to a system bus and an input-output data transfer device connected to an input / output bus. It is not provided and only one type of transfer is allowed at a time. Therefore, for example, when data is transferred from a system to a certain input / output control device, direct memory access transfer (hereinafter, referred to as “memory transfer”) between any one of the input / output control devices and a storage device without passing through a processing device. , "DMA transfer") must be confirmed and arbitrated.

【0003】入出力側とシステム側との転送には、大き
く分けると、入出力トランザクション(以下「IOトラ
ンザクション」という)とダイレクト・メモリ・アクセ
ス・トランザクション(以下「DMAトランザクショ
ン」という)がある。ここで、IOトランザクションと
は、処理装置からの入出力命令に従い入出力制御装置の
あるレジスタに転送アドレスの初期値等を設定しもしく
はあるレジスタの値を読み出し、または入出力制御装置
に対してDMA転送の起動を指示する一連の処理をい
う。また、DMAトランザクションとは、入出力制御装
置と記憶装置との間で処理装置を介さずに直接的に転送
をするDMA転送に係る一連の処理をいう。一般にDM
Aトランザクションは大量のデータを扱うものであるた
め長い時間を要し、IOトランザクションはDMAトラ
ンザクションと比較して要する時間は短い。しかも、D
MA転送は転送終了まで一体として行われるため他の転
送を割り込ませることはできない。したがって、一旦D
MA転送が始まってしまうと、それ以外の転送はDMA
転送が終了するまで待たなくてはならない。
The transfer between the input / output side and the system side is roughly classified into an input / output transaction (hereinafter, referred to as "IO transaction") and a direct memory access transaction (hereinafter, referred to as "DMA transaction"). Here, an IO transaction refers to setting an initial value of a transfer address or the like in a certain register of an input / output control device or reading a value of a certain register in accordance with an input / output command from a processing device, or a DMA transfer to the input / output control device. This refers to a series of processes for instructing activation of transfer. The DMA transaction refers to a series of processes related to DMA transfer in which data is directly transferred between the input / output control device and the storage device without using a processing device. Generally DM
The A transaction takes a long time because it deals with a large amount of data, and the IO transaction takes less time than the DMA transaction. And D
Since the MA transfer is performed as a unit until the transfer is completed, another transfer cannot be interrupted. Therefore, once D
Once the MA transfer has started, the other transfers are DMA
You have to wait for the transfer to finish.

【0004】図10を参照すると、システム側データ転
送装置100からIOトランザクションが発行される
と、入出力ビジーを表すIO_BUSY信号(負論理)
がアサートされ、2サイクル遅れでIOトランザクショ
ンが入出力側データ転送装置200に到達する。なお、
ここでシステム側データ転送装置100と入出力側デー
タ転送装置200との間の転送に2サイクルを要するも
のとしている。また、このシステム側データ転送装置1
00でのIOトランザクションの発行と同時に、入出力
側のダイレクト・メモリ・アクセス要求を表すDMA_
REQ信号(負論理)がアサートされて入出力側データ
転送装置200からDMAトランザクションが要求され
ると、この要求が2サイクル遅れでシステム側データ転
送装置100に到達する。これに対して、システム側デ
ータ転送装置100は、IOトランザクションの終了を
待って、ダイレクト・メモリ・アクセス許可を表すDM
A_ACK信号(負論理)をアサートしてDMA転送を
受け付ける旨を入出力側データ転送装置200に伝え
る。上記DMA_ACK信号は2サイクル遅れで入出力
側データ転送装置200に到達し、その1サイクル後入
出力データ転送装置200はDMAトランザクションを
開始する。
Referring to FIG. 10, when an IO transaction is issued from the system-side data transfer device 100, an IO_BUSY signal (negative logic) indicating input / output busy is issued.
Is asserted, and the IO transaction reaches the I / O-side data transfer device 200 with a delay of two cycles. In addition,
Here, it is assumed that transfer between the system-side data transfer device 100 and the input / output-side data transfer device 200 requires two cycles. Also, the system-side data transfer device 1
DMA_00 representing the direct memory access request on the input / output side at the same time when the IO transaction is issued at 00.
When the REQ signal (negative logic) is asserted and a DMA transaction is requested from the input / output data transfer device 200, this request reaches the system data transfer device 100 with a delay of two cycles. On the other hand, the system-side data transfer device 100 waits for the end of the IO transaction, and
The A_ACK signal (negative logic) is asserted to inform the I / O-side data transfer device 200 that the DMA transfer will be accepted. The DMA_ACK signal arrives at the input / output data transfer device 200 with a delay of two cycles, and one cycle later, the input / output data transfer device 200 starts a DMA transaction.

【0005】ところで、上記IOトランザクションの直
後にシステム側データ転送装置100において次のIO
トランザクションを発行しようとしても、転送パスがD
MA転送に使用されているため発行できない。結局DM
Aのトランザクションの最後のデータがシステム側デー
タ転送装置100に到達するのを待ってから、次のIO
トランザクションを開始することになる。
[0007] Immediately after the IO transaction, the next IO is executed in the system-side data transfer device 100.
If you try to issue a transaction,
Cannot be issued because it is used for MA transfer. After all DM
After waiting for the last data of transaction A to arrive at system-side data transfer device 100, the next IO
You will start a transaction.

【0006】[0006]

【発明が解決しようとする課題】上述の従来技術では、
IOトランザクションとDMAトランザクションとが同
一のパスを使用するため、互いに調停をするオーバヘッ
ドや、DMA転送に長時間パスが専有されることによる
IOトランザクションの待機などによって、情報処理シ
ステム全体の性能が低下するという問題が生ずる。
In the above-mentioned prior art,
Since the IO transaction and the DMA transaction use the same path, the performance of the information processing system as a whole deteriorates due to the overhead of arbitrating each other and waiting for the IO transaction due to the long-time occupation of the DMA transfer path. The problem arises.

【0007】特に、システムバス側と入出力側とがある
程度の距離をおいて設置されている場合には、データ転
送装置間の転送に複数サイクル要してしまうことがあ
り、このような場合に転送毎に調停を行うことは性能上
多大な影響を与えることになる。たとえば、図10のよ
うに連続してIOトランザクションを発行しようと要求
しても、間にDMAトランザクションが挟まってしまう
ような場合には、DMAトランザクションに要する時間
に加えて、両データ転送装置間の渡りに要する時間が無
駄に消費されてしまう。また、両データ転送装置間のパ
スは実装上の面から無制限に増やせるわけではない。
In particular, when the system bus side and the input / output side are installed at a certain distance from each other, a plurality of cycles may be required for the transfer between the data transfer devices. Arbitration for each transfer has a significant effect on performance. For example, as shown in FIG. 10, in the case where a DMA transaction is interposed even if a request to continuously issue an IO transaction is made, in addition to the time required for the DMA transaction, the time between the two data transfer devices is increased. The time required for migration is wasted. Also, the number of paths between the two data transfer devices cannot be increased without limitation from the viewpoint of mounting.

【0008】本発明の目的は、データ転送装置間の転送
において、IOトランザクションとDMAトランザクシ
ョンとの調停を不要とし、この調停に起因するオーバヘ
ッドを解消することにある。
An object of the present invention is to eliminate the need for arbitration between an IO transaction and a DMA transaction in transfer between data transfer devices, and to eliminate the overhead caused by this arbitration.

【0009】また、本発明の他の目的は、IOトランザ
クションとDMAトランザクションとの間の無駄な待ち
時間を解消して転送効率を向上させることにある。
Another object of the present invention is to eliminate unnecessary wait time between an IO transaction and a DMA transaction to improve transfer efficiency.

【0010】また、本発明の他の目的は、上記転送効率
の向上を両データ転送装置間のパスをなるべく増やさな
いように実現することにある。
It is another object of the present invention to improve the transfer efficiency so as not to increase the number of paths between the two data transfer devices as much as possible.

【0011】[0011]

【課題を解決するための手段】上記課題を解決するため
に本発明の情報処理システムは、処理装置や記憶装置を
接続するシステムバス側のデータ転送装置と、入出力制
御装置を接続する入出力バス側のデータ転送装置とを含
み、前記システムバス側のデータ転送装置と前記入出力
バス側のデータ転送装置との間に、前記入出力制御装置
と前記記憶装置との間で前記処理装置を介さずに転送を
する一連の処理であるダイレクト・メモリ・アクセス・
トランザクションのための転送パスと、前記ダイレクト
・メモリ・アクセス・トランザクション以外の前記処理
装置と前記入出力制御装置との間の一連の処理である入
出力トランザクションのための転送パスとを有してい
る。
In order to solve the above-mentioned problems, an information processing system according to the present invention comprises a data transfer device on a system bus for connecting a processing device or a storage device, and an input / output device for connecting an input / output control device. A data transfer device on the bus side, and the processing device between the input / output control device and the storage device between the data transfer device on the system bus side and the data transfer device on the input / output bus side. Direct memory access, which is a series of processes that perform transfer without intervention
A transfer path for a transaction, and a transfer path for an input / output transaction which is a series of processing between the processing device and the input / output control device other than the direct memory access transaction. .

【0012】また、本発明の他の情報処理システムは、
処理装置や記憶装置を接続するシステムバス側のデータ
転送装置と、入出力制御装置を接続する入出力バス側の
データ転送装置とを含み、前記システムバス側のデータ
転送装置は、前記入出力制御装置と前記記憶装置との間
で前記処理装置を介さずに転送をする一連の処理である
ダイレクト・メモリ・アクセス・トランザクションとこ
のダイレクト・メモリ・アクセス・トランザクション以
外の入出力トランザクションとに前記システムバスから
のデータを分けるシステムインタフェース手段と、前記
入出力トランザクションを転送する第1の入出力トラン
ザクション転送手段と、前記ダイレクト・メモリ・アク
セス・トランザクションを転送する第1のダイレクト・
メモリ・アクセス・トランザクション転送手段とを含
み、前記入出力バス側のデータ転送装置は、前記ダイレ
クト・メモリ・アクセス・トランザクションと前記入出
力トランザクションとに前記入出力バスからのデータを
分ける入出力インタフェース手段と、前記入出力トラン
ザクションを転送する第2の入出力トランザクション転
送手段と、前記ダイレクト・メモリ・アクセス・トラン
ザクションを転送する第2のダイレクト・メモリ・アク
セス・トランザクション転送手段とを含み、前記第1の
入出力トランザクション転送手段と前記第2の入出力ト
ランザクション転送手段との間に設けられた入出力トラ
ンザクションのための転送パスと、前記第1のダイレク
ト・メモリ・アクセス・トランザクション転送手段と前
記第2のダイレクト・メモリ・アクセス・トランザクシ
ョン転送手段との間に設けられたダイレクト・メモリ・
アクセス・トランザクションのための転送パスとを有し
ている。
Further, another information processing system of the present invention comprises:
A data transfer device on the system bus connecting the processing device and the storage device; and a data transfer device on the input / output bus connecting the input / output control device, wherein the data transfer device on the system bus includes the input / output control device. The system bus includes a direct memory access transaction, which is a series of processes for transferring data between the device and the storage device without passing through the processing device, and an input / output transaction other than the direct memory access transaction. A first I / O transaction transfer unit for transferring the I / O transaction, and a first direct transfer unit for transferring the direct memory access transaction.
Input / output interface means for separating data from the input / output bus into the direct memory access transaction and the input / output transaction And second input / output transaction transfer means for transferring the input / output transaction; and second direct memory access transaction transfer means for transferring the direct memory access transaction. A transfer path for an input / output transaction provided between the input / output transaction transfer means and the second input / output transaction transfer means, the first direct memory access transaction transfer means and the second direct Direct memory provided between the memory access transactions transfer means,
And a transfer path for an access transaction.

【0013】また、本発明の他の情報処理システムにお
いて、前記第1の入出力トランザクション転送手段は、
前記入出力トランザクションに関するデータを前記入出
力トランザクションのための転送パスに出力する際に分
割する第1の分割手段を含み、前記第2の入出力トラン
ザクション転送手段は、リプライデータを前記入出力ト
ランザクションのための転送パスに出力する際に分割す
る第2の分割手段と、さらに前記第1の入出力トランザ
クション転送手段は、前記第2の分割手段に分割された
データを復元する第1の組立手段とを含み、さらに前記
第2の入出力トランザクション転送手段は、前記第1の
分割手段に分割されたデータを復元する第2の組立手段
とを含んでいる。
In another information processing system according to the present invention, the first input / output transaction transfer means includes:
A first division unit that divides the data relating to the input / output transaction when outputting the data to a transfer path for the input / output transaction; Second dividing means for dividing the data when the data is output to a transfer path, and first assembling means for restoring the data divided by the second dividing means. And the second input / output transaction transfer means includes second assembling means for restoring the data divided by the first dividing means.

【0014】また、本発明の他の情報処理システムにお
いて、前記第1のダイレクト・メモリ・アクセス・トラ
ンザクション転送手段は、前記ダイレクト・メモリ・ア
クセス・トランザクションに関するデータを前記ダイレ
クト・メモリ・アクセス・トランザクションのための転
送パスに出力する際に分割する第3の分割手段を含み、
前記第2のダイレクト・メモリ・アクセス・トランザク
ション転送手段は、リプライデータを前記ダイレクト・
メモリ・アクセス・トランザクションのための転送パス
に出力する際に分割する第4の分割手段と、さらに前記
第1のダイレクト・メモリ・アクセス・トランザクショ
ン転送手段は、前記第4の分割手段に分割されたデータ
を復元する第3の組立手段とを含み、さらに前記第2の
ダイレクト・メモリ・アクセス・トランザクション転送
手段は、前記第3の分割手段に分割されたデータを復元
する第4の組立手段とを含んでいる。
Further, in another information processing system according to the present invention, the first direct memory access transaction transfer means transfers data relating to the direct memory access transaction to the direct memory access transaction. Division means for dividing when outputting to a transfer path for
The second direct memory access transaction transfer means transfers reply data to the direct
Fourth dividing means for dividing when outputting to a transfer path for a memory access transaction, and further, the first direct memory access transaction transferring means is divided into the fourth dividing means. Third assembling means for restoring data, and the second direct memory access transaction transfer means further includes fourth assembling means for restoring the data divided by the third dividing means. Contains.

【0015】[0015]

【実施例】次に本発明のデータ転送装置の一実施例につ
いて図面を参照して詳細に説明する。
DESCRIPTION OF THE PREFERRED EMBODIMENTS Next, an embodiment of the data transfer apparatus of the present invention will be described in detail with reference to the drawings.

【0016】図1を参照すると、本発明の一実施例であ
る情報処理システムは、データを処理する処理装置40
0とデータを記憶する記憶装置500とをそれぞれ複数
接続するシステムバス300と、このシステムバス30
0に接続するシステム側データ転送装置100と、入出
力制御装置700を複数接続する入出力バス600と、
この入出力バス600に接続する入出力側データ転送装
置200とを含んでいる。入出力制御装置700には、
さらにその配下に(図示しない)入出力装置を有してい
る。
Referring to FIG. 1, an information processing system according to an embodiment of the present invention includes a processing device 40 for processing data.
0 and a plurality of storage devices 500 for storing data, respectively.
0, an input / output bus 600 for connecting a plurality of input / output control devices 700,
An input / output data transfer device 200 connected to the input / output bus 600 is included. The input / output control device 700 includes:
Further, an input / output device (not shown) is provided under the control unit.

【0017】また、システム側データ転送装置100と
入出力側データ転送装置200の間は、IOトランザク
ションを転送するためのIOトランザクション転送線2
0およびDMAトランザクションを転送するためのDM
Aトランザクション転送線30によって接続されてい
る。すなわち、IOトランザクションを転送するための
パスとDMAトランザクションを転送するためのパスと
を物理的に別個のパスとしている。
An IO transaction transfer line 2 for transferring an IO transaction is provided between the system-side data transfer device 100 and the input / output-side data transfer device 200.
0 and DM for transferring DMA transactions
They are connected by an A transaction transfer line 30. That is, a path for transferring an IO transaction and a path for transferring a DMA transaction are physically separate paths.

【0018】図2を参照すると、システム側データ転送
装置100は、システムバス300とのインタフェース
であるシステムインタフェース回路110と、IOトラ
ンザクションの転送を担当するIOトランザクション転
送回路120と、DMAトランザクションの転送を担当
するDMAトランザクション転送回路130とを含んで
構成される。システムインタフェース回路110は、シ
ステムバス300からの転送をIOトランザクションと
DMAトランザクションとに分離し、もしくはIOトラ
ンザクション転送回路120またはDMAトランザクシ
ョン転送回路130からのトランザクションをシステム
バス300へ転送する。IOトランザクション転送回路
120はシステムインタフェース回路110からIOト
ランザクションを受け取り、入出力側データ転送装置2
00にこれを転送する。また、DMAトランザクション
転送回路130も同様にシステムインタフェース回路1
10からDMAトランザクションを受け取り、入出力側
データ転送装置200にこれを転送する。
Referring to FIG. 2, a system-side data transfer device 100 includes a system interface circuit 110 which is an interface with a system bus 300, an IO transaction transfer circuit 120 which is responsible for transferring IO transactions, and a DMA transaction transfer. And a DMA transaction transfer circuit 130 in charge. The system interface circuit 110 separates a transfer from the system bus 300 into an IO transaction and a DMA transaction, or transfers a transaction from the IO transaction transfer circuit 120 or the DMA transaction transfer circuit 130 to the system bus 300. The IO transaction transfer circuit 120 receives an IO transaction from the system interface circuit 110, and receives the IO transaction from the input / output data transfer device 2.
Transfer this to 00. Similarly, the DMA transaction transfer circuit 130 also operates in the system interface circuit 1
10, the DMA transaction is received and transferred to the input / output side data transfer device 200.

【0019】入出力側データ転送装置200は、入出力
バス600とのインタフェースであるシステムインタフ
ェース回路210と、IOトランザクションの転送を担
当するIOトランザクション転送回路220と、DMA
トランザクションの転送を担当するDMAトランザクシ
ョン転送回路230とを含んで構成される。これら入出
力インタフェース回路210、IOトランザクション転
送回路220およびDMAトランザクション転送回路2
30は、システム側データ転送装置100の場合と同様
の機能を有している。
The input / output data transfer device 200 includes a system interface circuit 210 as an interface with the input / output bus 600, an IO transaction transfer circuit 220 for transferring IO transactions, and a DMA.
And a DMA transaction transfer circuit 230 which is in charge of transferring the transaction. These input / output interface circuit 210, IO transaction transfer circuit 220 and DMA transaction transfer circuit 2
30 has the same function as that of the system-side data transfer device 100.

【0020】図3を参照すると、本発明の第一の実施例
の情報処理システムにおいて、システム側データ転送装
置100内のIOトランザクション転送回路120は、
システムインタフェース回路110からのIOトランザ
クションを一時的に保持するIOトランザクション送信
バッファ121と、このIOトランザクション送信バッ
ファ121に対して読出し制御を行うIOトランザクシ
ョン転送制御回路123と、入出力側データ転送装置2
00からのリプライデータを一時的に保持するリプライ
データ受信バッファ124と、このリプライデータ受信
バッファ124が溢れそうになることを監視するバッフ
ァ監視回路126とを含んでいる。
Referring to FIG. 3, in the information processing system according to the first embodiment of the present invention, the IO transaction transfer circuit 120 in the system-side data transfer device 100
An IO transaction transmission buffer 121 for temporarily holding an IO transaction from the system interface circuit 110; an IO transaction transfer control circuit 123 for performing read control on the IO transaction transmission buffer 121;
A reply data receiving buffer 124 for temporarily holding reply data from 00 and a buffer monitoring circuit 126 for monitoring that the reply data receiving buffer 124 is about to overflow.

【0021】一方、入出力側データ転送装置200内の
IOトランザクション転送回路220は、システム側デ
ータ転送装置100からのIOトランザクションを一時
的に保持するIOトランザクション受信バッファ221
と、このIOトランザクション受信バッファ221が溢
れそうになることを監視するバッファ監視回路223
と、入出力インタフェース回路210からのリプライデ
ータを一時的に保持するリプライデータ送信バッファ2
24と、このリプライデータ送信バッファ224に対し
て読出し制御を行うリプライデータ転送制御回路226
とを含んでいる。
On the other hand, an IO transaction transfer circuit 220 in the input / output data transfer device 200 is provided with an IO transaction reception buffer 221 for temporarily holding an IO transaction from the system data transfer device 100.
And a buffer monitoring circuit 223 that monitors that the IO transaction reception buffer 221 is about to overflow.
And a reply data transmission buffer 2 for temporarily holding reply data from the input / output interface circuit 210.
And a reply data transfer control circuit 226 for performing read control on the reply data transmission buffer 224.
And

【0022】バッファ監視回路223は、IOトランザ
クション受信バッファ221の残量を監視し、これが溢
れそうになることを検出すると、IOトランザクション
転送制御回路123にその旨を伝える。これにより、I
Oトランザクション送信バッファ121からの読出しが
一時的に中断される。同様に、バッファ監視回路126
はリプライデータ受信バッファ124を監視し、これが
溢れそうになることを検出すると、リプライデータ転送
制御回路226にその旨を伝える。これにより、リプラ
イデータ送信バッファ224からの読出しが一時的に中
断される。
The buffer monitoring circuit 223 monitors the remaining amount of the IO transaction reception buffer 221 and, when detecting that it is about to overflow, notifies the IO transaction transfer control circuit 123 of the fact. This allows I
Reading from the O transaction transmission buffer 121 is temporarily suspended. Similarly, the buffer monitoring circuit 126
Monitors the reply data receiving buffer 124 and, when detecting that it is about to overflow, notifies the reply data transfer control circuit 226 of the fact. As a result, reading from the reply data transmission buffer 224 is temporarily interrupted.

【0023】リプライデータを伴うIOトランザクショ
ンがシステム側データ転送装置100から入出力側デー
タ転送装置200に転送されると、後続のIOトランザ
クションはシステム側データ転送装置100において待
機するため、IOトランザクション転送線20上での、
異なる方向の転送同士の競合は発生しない。
When an IO transaction involving reply data is transferred from the system-side data transfer device 100 to the input / output-side data transfer device 200, the subsequent IO transaction waits in the system-side data transfer device 100. On 20,
No conflicts occur between transfers in different directions.

【0024】図4を参照すると、システム側データ転送
装置100内のDMAトランザクション転送回路130
と入出力側データ転送装置200内のDMAトランザク
ション転送回路230との関係は、図3におけるシステ
ム側データ転送装置100内のIOトランザクション転
送回路120と入出力側データ転送装置200内のIO
トランザクション転送回路220の関係と同様である。
但し、DMAトランザクションにおいては大量のデータ
を扱うため、バッファ131,134,231および2
34は図3のバッファ121,124,221および2
24よりも大容量のものを用意すべきである。
Referring to FIG. 4, the DMA transaction transfer circuit 130 in the system-side data transfer device 100
The relationship between the IO transaction transfer circuit 120 in the system side data transfer device 100 and the IO transaction in the input / output side data transfer device 200 in FIG.
This is the same as the relationship of the transaction transfer circuit 220.
However, since a large amount of data is handled in the DMA transaction, the buffers 131, 134, 231 and 2
Reference numeral 34 denotes buffers 121, 124, 221 and 2 in FIG.
A larger capacity than 24 should be prepared.

【0025】次に本発明の情報処理システムの上記第一
の実施例の動作について説明する。
Next, the operation of the information processing system according to the first embodiment of the present invention will be described.

【0026】図5を参照すると、第1サイクルにおいて
IOトランザクションがシステム側データ転送装置10
0から開始されると、同時に入出力ビジーを表すIO_
BUSY信号(負論理)がアサートされ、第3サイクル
までアサートされ続ける。このIOトランザクションは
2サイクル遅れで、すなわち第3サイクルから第5サイ
クルの3サイクルの間に入出力側データ転送装置200
に到達する。
Referring to FIG. 5, in the first cycle, an IO transaction is executed by the system-side data transfer device 10.
Starting from 0, IO_ represents IO_BUSY at the same time.
The BUSY signal (negative logic) is asserted and continues to be asserted until the third cycle. This IO transaction is delayed by two cycles, that is, during the three cycles from the third cycle to the fifth cycle, the I / O-side data transfer device 200
To reach.

【0027】また、入出力側データ転送装置200にお
いては、第1サイクルにDMAトランザクションが開始
され、第6サイクルまでの6サイクルの間転送が続いて
いる。このDMAトランザクションは2サイクル遅れ
で、すなわち第3サイクルから第8サイクルの6サイク
ルの間にシステム側データ転送装置100に到達する。
In the I / O-side data transfer device 200, a DMA transaction is started in the first cycle, and transfer is continued for six cycles up to the sixth cycle. This DMA transaction arrives at the system-side data transfer device 100 with a delay of two cycles, that is, six cycles from the third cycle to the eighth cycle.

【0028】この例からもわかるように、IOトランザ
クションとDMAトランザクションとは時間的にオーバ
ラップして実行されている。また、転送パスの調停を行
わないため、図10において発生していたトランザクシ
ョン間の余計な待ちがここでは生じていない。
As can be seen from this example, the IO transaction and the DMA transaction are executed while overlapping in time. In addition, since transfer path arbitration is not performed, unnecessary waiting between transactions that has occurred in FIG. 10 does not occur here.

【0029】このように、本発明の第一の実施例である
情報処理システムによれば、システム側データ転送装置
100と入出力側データ転送装置200との間にIOト
ランザクション転送線20とDMAトランザクション転
送線30を独立に設けたことにより、IOトランザクシ
ョンによる転送とDMAトランザクションによる転送と
を同時に行うことができることができ、また、IOトラ
ンザクションとDMAトランザクションとの間の調停が
不要になる。
As described above, according to the information processing system of the first embodiment of the present invention, the IO transaction transfer line 20 and the DMA transaction are connected between the system side data transfer device 100 and the input / output side data transfer device 200. By providing the transfer line 30 independently, the transfer by the IO transaction and the transfer by the DMA transaction can be performed at the same time, and the arbitration between the IO transaction and the DMA transaction becomes unnecessary.

【0030】次に本発明の情報処理システムの第二の実
施例について説明する。
Next, a description will be given of a second embodiment of the information processing system according to the present invention.

【0031】図6を参照すると、本発明の第二の実施例
の情報処理システムは、第一の実施例に比べ、IOトラ
ンザクション送信バッファ121の出力部にIOトラン
ザクション分割回路122を、リプライデータ受信バッ
ファ124の出力部にリプライデータ組立回路125
を、IOトランザクション受信バッファ221の出力部
にIOトランザクション組立回路222を、リプライデ
ータ送信バッファ224の出力部にリプライデータ分割
回路225をそれぞれ有している。IOトランザクショ
ン分割回路122は、IOトランザクション送信バッフ
ァ121に保持されているデータをより小さいサイズの
複数のデータに分割する。また、IOトランザクション
組立回路222は、IOトランザクション受信バッファ
221に保持されている分割されたデータを元のサイズ
のデータに組み立てる。リプライデータ分割回路225
とリプライデータ組立回路125も同様の働きをする。
Referring to FIG. 6, the information processing system according to the second embodiment of the present invention differs from the first embodiment in that an IO transaction division circuit 122 is provided at the output of an IO transaction transmission buffer 121, Reply data assembling circuit 125 at output of buffer 124
And an IO transaction assembling circuit 222 at the output of the IO transaction receiving buffer 221, and a reply data dividing circuit 225 at the output of the reply data transmitting buffer 224. The IO transaction division circuit 122 divides the data held in the IO transaction transmission buffer 121 into a plurality of smaller data. Further, the IO transaction assembling circuit 222 assembles the divided data held in the IO transaction reception buffer 221 into data of the original size. Reply data division circuit 225
The reply data assembling circuit 125 operates in a similar manner.

【0032】図8を参照すると、IOトランザクション
送信バッファ121に保持されている分割前のデータ
は、32ビット幅のアドレスと32ビット幅のデータ、
そしてライト処理かリード処理かを指定する1ビットの
タイプフィールドとデータのサイズを表す3ビットのサ
イズフィールドを含んでいる。リプライデータ送信バッ
ファ131は、36ビット幅を1ワードとして保持し、
これを単位としてデータ分割回路312に読み出され
る。
Referring to FIG. 8, data before division held in the IO transaction transmission buffer 121 includes a 32-bit width address and a 32-bit width data,
It includes a 1-bit type field that specifies write processing or read processing and a 3-bit size field that indicates the size of data. The reply data transmission buffer 131 holds the 36-bit width as one word,
The data is read out to the data division circuit 312 by using this as a unit.

【0033】一方、図9を参照すると、IOトランザク
ション分割回路122の出力において、アドレスとデー
タはそれぞれ16ビット幅に分割される。これは、IO
トランザクション転送線20のビット幅を16ビットと
し、区切られた16ビット単位のワードについて、上方
にあるワードから順番に転送するためである。最初に転
送されるワードには、1ビットのタイプフィールドと3
ビットのサイズフィールドの他、アドレスの上位12ビ
ットが含まれている。これは、アドレスの上位部分は転
送の行き先を判断するために必要だからである。
On the other hand, referring to FIG. 9, at the output of the IO transaction dividing circuit 122, the address and the data are each divided into 16 bits. This is IO
This is because the bit width of the transaction transfer line 20 is set to 16 bits, and the divided 16-bit words are transferred in order from the upper word. The first transmitted word contains a 1-bit type field and 3
In addition to the bit size field, the upper 12 bits of the address are included. This is because the upper part of the address is necessary to determine the destination of the transfer.

【0034】ここでは、システムバス300側からのI
Oトランザクションについて説明したが、入出力バス側
からのリプライデータについても、リプライデータ分割
回路225およびリプライデータ組立回路125によっ
て同様に処理される。
Here, I from the system bus 300 side
Although the O transaction has been described, reply data from the input / output bus side is similarly processed by the reply data dividing circuit 225 and the reply data assembling circuit 125.

【0035】このように、本発明の第二の実施例である
情報処理システムによれば、IOトランザクション転送
回路120内にIOトランザクション分割回路122お
よびリプライデータ組立回路125を設け、IOトラン
ザクション転送回路220内にIOトランザクション組
立回路222およびリプライデータ分割回路225を設
けたことにより、IOトランザクション転送線20のパ
ス幅を狭くすることができる。
As described above, according to the information processing system of the second embodiment of the present invention, the IO transaction transfer circuit 120 is provided with the IO transaction division circuit 122 and the reply data assembling circuit 125, and the IO transaction transfer circuit 220 By providing the IO transaction assembling circuit 222 and the reply data dividing circuit 225 therein, the path width of the IO transaction transfer line 20 can be reduced.

【0036】次に本発明の情報処理システムの第三の実
施例について説明する。
Next, a description will be given of a third embodiment of the information processing system according to the present invention.

【0037】図7を参照すると、本発明の第三の実施例
の情報処理システムは、第一の実施例に比べ、リプライ
データ送信バッファ131の出力部にリプライデータ分
割回路132を、DMAトランザクション受信バッファ
134の出力部にDMAトランザクション組立回路13
5を、リプライデータ受信バッファ231の出力部にデ
ータ組立回路232を、DMAトランザクション送信バ
ッファ234の出力部にDMAトランザクション分割回
路235をそれぞれ有している。これら分割回路および
組立回路は図6の第二の実施例のIOトランザクション
転送回路120および220の場合と同様の機能を有し
ている。すなわち、リプライデータ分割回路132は、
リプライデータ送信バッファ131に保持されているデ
ータをより小さいサイズの複数のデータに分割する。ま
た、データ組立回路232は、リプライデータ受信バッ
ファ231に保持されている分割されたデータを元のサ
イズのデータに組み立てる。DMAトランザクション分
割回路235とDMAトランザクション組立回路135
も同様の働きをする。
Referring to FIG. 7, the information processing system according to the third embodiment of the present invention is different from the first embodiment in that a reply data dividing circuit 132 is provided at the output of a reply data transmission buffer 131 and a DMA transaction reception circuit is provided. DMA transaction assembling circuit 13 is provided at the output of buffer 134
5, the data assembling circuit 232 at the output of the reply data receiving buffer 231 and the DMA transaction dividing circuit 235 at the output of the DMA transaction transmitting buffer 234. These division circuits and assembly circuits have the same functions as those of the IO transaction transfer circuits 120 and 220 of the second embodiment in FIG. That is, the reply data dividing circuit 132
The data held in the reply data transmission buffer 131 is divided into a plurality of data having a smaller size. The data assembling circuit 232 assembles the divided data held in the reply data receiving buffer 231 into data of the original size. DMA transaction division circuit 235 and DMA transaction assembly circuit 135
Works similarly.

【0038】DMAデータの分割の態様も、図8と図9
によって説明したIOトランザクションの場合と同様で
ある。
The manner of dividing the DMA data is also shown in FIGS.
Is the same as the case of the IO transaction described above.

【0039】このように、本発明の第三の実施例である
情報処理システムによれば、DMAトランザクション転
送回路130内にリプライデータ分割回路132および
DMAトランザクション組立回路135を設け、DMA
トランザクション転送回路230内にデータ組立回路2
32およびDMAトランザクション分割回路235を設
けたことにより、DMAトランザクション転送線30の
パス幅を狭くすることができる。
As described above, according to the information processing system according to the third embodiment of the present invention, the reply data division circuit 132 and the DMA transaction assembling circuit 135 are provided in the DMA
Data assembling circuit 2 in transaction transfer circuit 230
By providing the DMA transaction transfer circuit 30 and the DMA transaction dividing circuit 235, the path width of the DMA transaction transfer line 30 can be reduced.

【0040】[0040]

【発明の効果】以上の説明で明らかなように、本発明に
よると、システム側データ転送装置と入出力側データ転
送装置との間の転送パスをIOトランザクション用とD
MAトランザクション用とに分けて独立に動作させるよ
うにしたことにより、IOトランザクションとDMAト
ランザクションとの間の調停が不要になるとともに、I
Oトランザクションによる転送とDMAトランザクショ
ンによる転送とを同時に行うことができる。また、転送
に際してデータの分割を行うことにより、転送パス幅を
狭くすることができる。
As is apparent from the above description, according to the present invention, the transfer path between the data transfer device on the system side and the data transfer device on the input / output side is set to be the same as that for the IO transaction.
By operating independently for the MA transaction, arbitration between the IO transaction and the DMA transaction becomes unnecessary, and
The transfer by the O transaction and the transfer by the DMA transaction can be performed simultaneously. In addition, by dividing data at the time of transfer, the transfer path width can be reduced.

【図面の簡単な説明】[Brief description of the drawings]

【図1】本発明の情報処理システムの一構成を示すブロ
ック図である。
FIG. 1 is a block diagram showing one configuration of an information processing system of the present invention.

【図2】本発明におけるデータ転送装置の一構成を示す
ブロック図である。
FIG. 2 is a block diagram showing one configuration of a data transfer device according to the present invention.

【図3】本発明の第一の実施例におけるIOトランザク
ション転送回路を示すブロック図である。
FIG. 3 is a block diagram showing an IO transaction transfer circuit according to the first embodiment of the present invention.

【図4】本発明の第一および第二の実施例におけるDM
Aトランザクション転送回路を示すブロック図である。
FIG. 4 shows DM in the first and second embodiments of the present invention.
FIG. 3 is a block diagram illustrating an A transaction transfer circuit.

【図5】本発明のデータ転送装置の第一の実施例におけ
るタイムチャートを示す図である。
FIG. 5 is a diagram showing a time chart in the first embodiment of the data transfer device of the present invention.

【図6】本発明の第二および第三の実施例におけるIO
トランザクション転送回路を示すブロック図である。
FIG. 6 shows IOs according to the second and third embodiments of the present invention.
FIG. 3 is a block diagram illustrating a transaction transfer circuit.

【図7】本発明の第三の実施例におけるDMAトランザ
クション転送回路を示すブロック図である。
FIG. 7 is a block diagram showing a DMA transaction transfer circuit according to a third embodiment of the present invention.

【図8】本発明の第一の実施例における転送内容の形式
を示す図である。
FIG. 8 is a diagram showing a format of transfer contents according to the first embodiment of the present invention.

【図9】本発明の第二および第三の実施例における転送
内容の形式を示す図である。
FIG. 9 is a diagram showing a format of transfer contents in the second and third embodiments of the present invention.

【図10】従来のデータ転送装置におけるタイムチャー
トを示す図である。
FIG. 10 is a diagram showing a time chart in a conventional data transfer device.

【符号の説明】[Explanation of symbols]

20 IOトランザクション転送線 30 DMAトランザクション転送線 100 システム側データ転送装置 110 システムインタフェース回路 120 IOトランザクション転送回路 121 IOトランザクション送信バッファ 122 IOトランザクション分割回路 123 IOトランザクション転送制御回路 124 リプライデータ受信バッファ 125 リプライデータ組立回路 126 バッファ監視回路 130 DMAトランザクション転送回路 131 リプライデータ送信バッファ 132 リプライデータ分割回路 133 リプライデータ転送制御回路 134 DMAトランザクション受信バッファ 135 DMAトランザクション組立回路 136 バッファ監視回路 200 入出力側データ転送装置 210 入出力インタフェース回路 220 IOトランザクション転送回路 221 IOトランザクション受信バッファ 222 IOトランザクション組立回路 223 バッファ監視回路 224 リプライデータ送信バッファ 225 リプライデータ分割回路 226 リプライデータ転送制御回路 230 DMAトランザクション転送回路 231 リプライデータ受信バッファ 232 リプライデータ組立回路 233 バッファ監視回路 234 DMAトランザクション送信バッファ 235 DMAトランザクション分割回路 236 DMAトランザクション転送制御回路 300 システムバス 400 処理装置 500 記憶装置 600 入出力バス 700 入出力制御装置 Reference Signs List 20 IO transaction transfer line 30 DMA transaction transfer line 100 System side data transfer device 110 System interface circuit 120 IO transaction transfer circuit 121 IO transaction transmission buffer 122 IO transaction division circuit 123 IO transaction transfer control circuit 124 Reply data reception buffer 125 Reply data assembly Circuit 126 Buffer monitoring circuit 130 DMA transaction transfer circuit 131 Reply data transmission buffer 132 Reply data division circuit 133 Reply data transfer control circuit 134 DMA transaction reception buffer 135 DMA transaction assembling circuit 136 Buffer monitoring circuit 200 Input / output side data transfer device 210 Input / output Interface circuit 220 IO transaction transfer circuit 221 IO transaction reception buffer 222 IO transaction assembly circuit 223 buffer monitoring circuit 224 reply data transmission buffer 225 reply data division circuit 226 reply data transfer control circuit 230 DMA transaction transfer circuit 231 reply data reception buffer 232 reply data assembly circuit 233 Buffer monitoring circuit 234 DMA transaction transmission buffer 235 DMA transaction division circuit 236 DMA transaction transfer control circuit 300 System bus 400 Processing device 500 Storage device 600 Input / output bus 700 Input / output control device

Claims (3)

(57)【特許請求の範囲】(57) [Claims] 【請求項1】 処理装置や記憶装置を接続するシステム
バス側のデータ転送装置と、 入出力制御装置を接続する入出力バス側のデータ転送装
置とを含む情報処理システムにおいて、 前記システムバス側のデータ転送装置は、前記入出力制
御装置と前記記憶装置との間で前記処理装置を介さずに
転送をする一連の処理であるダイレクト・メモリ・アク
セス・トランザクションとこのダイレクト・メモリ・ア
クセス・トランザクション以外の入出力トランザクショ
ンとに前記システムバスからのデータを分けるシステム
インタフェース手段と、前記入出力トランザクションを
転送する第1の入出力トランザクション転送手段と、前
記ダイレクト・メモリ・アクセス・トランザクションを
転送する第1のダイレクト・メモリ・アクセス・トラン
ザクション転送手段とを含み、 前記入出力バス側のデータ転送装置は、前記ダイレクト
・メモリ・アクセス・トランザクションと前記入出力ト
ランザクションとに前記入出力バスからのデータを分け
る入出力インタフェース手段と、前記入出力トランザク
ションを転送する第2の入出力トランザクション転送手
段と、前記ダイレクト・メモリ・アクセス・トランザク
ションを転送する第2のダイレクト・メモリ・アクセス
・トランザクション転送手段とを含み、 前記第1の入出力トランザクション転送手段と前記第2
の入出力トランザクション転送手段との間に設けられた
入出力トランザクションのための転送パスと、 前記第1のダイレクト・メモリ・アクセス・トランザク
ション転送手段と前記第2のダイレクト・メモリ・アク
セス・トランザクション転送手段との間に設けられたダ
イレクト・メモリ・アクセス・トランザクションのため
の転送パスとを有することを特徴とする情報処理システ
ム。
1. An information processing system comprising: a data transfer device on a system bus for connecting a processing device or a storage device; and a data transfer device on an input / output bus for connecting an input / output control device. The data transfer device includes a direct memory access transaction, which is a series of processes for transferring data between the input / output control device and the storage device without passing through the processing device, and a process other than the direct memory access transaction. System interface means for dividing the data from the system bus into an I / O transaction, first I / O transaction transfer means for transferring the I / O transaction, and first I / O transaction transfer means for transferring the direct memory access transaction Direct memory access transaction And an input / output interface unit for dividing the data from the input / output bus into the direct memory access transaction and the input / output transaction. A second input / output transaction transfer unit for transferring a write / output transaction, and a second direct memory access transaction transfer unit for transferring the direct memory access transaction, wherein the first input / output transaction Transfer means and said second
A transfer path for an input / output transaction provided between the input / output transaction transfer means and the first direct memory access transaction transfer means and the second direct memory access transaction transfer means And a transfer path for a direct memory access transaction provided between the information processing system.
【請求項2】 前記第1の入出力トランザクション転送
手段は、前記入出力トランザクションに関するデータを
前記入出力トランザクションのための転送パスに出力す
る際に分割する第1の分割手段を含み、 前記第2の入出力トランザクション転送手段は、リプラ
イデータを前記入出力トランザクションのための転送パ
スに出力する際に分割する第2の分割手段と、 さらに前記第1の入出力トランザクション転送手段は、
前記第2の分割手段に分割されたデータを復元する第1
の組立手段とを含み、 さらに前記第2の入出力トランザクション転送手段は、
前記第1の分割手段に分割されたデータを復元する第2
の組立手段とを含むことを特徴とする請求項記載の情
報処理システム。
2. The first input / output transaction transfer unit includes a first division unit that divides data relating to the input / output transaction when outputting the data to a transfer path for the input / output transaction. Second input / output transaction transfer means for splitting the reply data when outputting the reply data to a transfer path for the input / output transaction, further comprising:
A first method for restoring the data divided by the second dividing means;
Assembling means, and the second input / output transaction transfer means further comprises:
A second method for restoring the data divided by the first dividing means;
The information processing system according to claim 1, characterized in that it comprises a and assembly means.
【請求項3】 前記第1のダイレクト・メモリ・アクセ
ス・トランザクション転送手段は、前記ダイレクト・メ
モリ・アクセス・トランザクションに関するデータを前
記ダイレクト・メモリ・アクセス・トランザクションの
ための転送パスに出力する際に分割する第3の分割手段
を含み、 前記第2のダイレクト・メモリ・アクセス・トランザク
ション転送手段は、リプライデータを前記ダイレクト・
メモリ・アクセス・トランザクションのための転送パス
に出力する際に分割する第4の分割手段と、 さらに前記第1のダイレクト・メモリ・アクセス・トラ
ンザクション転送手段は、前記第4の分割手段に分割さ
れたデータを復元する第3の組立手段とを含み、 さらに前記第2のダイレクト・メモリ・アクセス・トラ
ンザクション転送手段は、前記第3の分割手段に分割さ
れたデータを復元する第4の組立手段とを含むことを特
徴とする請求項記載の情報処理システム。
3. The direct memory access transaction transfer means, when outputting data relating to the direct memory access transaction to a transfer path for the direct memory access transaction. The second direct memory access transaction transfer means, wherein the second direct memory access transaction transfer means
A fourth dividing unit that divides the data when outputting to a transfer path for a memory access transaction; and the first direct memory access transaction transferring unit is divided into the fourth dividing unit. Third assembling means for restoring data; and the second direct memory access transaction transfer means further comprising fourth assembling means for restoring the data divided by the third dividing means. the information processing system according to claim 1, comprising.
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