JP2712448B2 - Semiconductor device - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、pn接合アイソレイション構造を有する半導
体装置に関し、例えばGND電位から電流を出力するダイ
オードを含む集積回路を備えた半導体装置に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a semiconductor device having a pn junction isolation structure, for example, a semiconductor device including an integrated circuit including a diode that outputs a current from a GND potential.
従来、この種の半導体電子回路としては、第２図に示
す如くのAC型プラズマディスプレイ・パネルの駆動ICが
知られている。この回路は、スイッチングMOSFETN1,N2
と、プラズマ放電管の一端子に接続される出力端子DOを
有しており、第１入力信号INPUT1がＨレベルで、第２入
力信号INPUT2がＬレベルの場合、Ｌレベル（GND電位）
を出力端子DOに出力し、第１入力信号INPUT1がＬレベル
で、第２入力信号INPUT2がＨレベルの場合、Ｈレベル
（VDH電位）を出力端子DOに出力するものである。また
この回路においては出力端子DOの電位がGND電位以下に
下がった場合、還流ダイオードD1を介してGND側から出
力端子DOに電流が流れ、出力端子DOの電位がGND電位に
維持されると共に、出力端子DOの電位がVDH電位以上に
上がった場合、ダイオードD2を介して出力端子DO側から
VDH側に電流が流れ、出力端子DOの電位がVDH電位に維持
される。なお、第２図において、D3はツェナーダイオー
ドで、R1は抵抗を示す。Conventionally, as a semiconductor electronic circuit of this kind, a drive IC for an AC plasma display panel as shown in FIG. 2 is known. This circuit consists of switching MOSFETs N1, N2
And an output terminal DO connected to one terminal of the plasma discharge tube. When the first input signal INPUT1 is at H level and the second input signal INPUT2 is at L level, L level (GND potential)
Is output to the output terminal DO, and when the first input signal INPUT1 is at the L level and the second input signal INPUT2 is at the H level, an H level (V DH potential) is output to the output terminal DO. In this circuit, when the potential of the output terminal DO falls below the GND potential, a current flows from the GND side to the output terminal DO via the freewheeling diode D1, and the potential of the output terminal DO is maintained at the GND potential. When the potential of the output terminal DO rises above the VDH potential, the output terminal DO
A current flows to the V DH side, and the potential of the output terminal DO is maintained at the V DH potential. In FIG. 2, D3 is a Zener diode, and R1 is a resistor.
このAC型プラズマディスプレイ・パネルの駆動ICにお
ける還流ダイオードD1の作り込み構造を第３図に示す。
１はp-型半導体基板で、この上にはn+埋込拡散層２を下
部に持つn-型エピタキシャル層の分離領域３が画成され
ている。この画成は、p+型埋込層4aとｐ型上部拡散層4b
とのアイソレイション・アップ法によるアイソレイショ
ン領域４で達成される。3aは分離領域３内に形成された
n+型カソードコンタクト領域、4aはｐ型上部拡散層4b内
に形成されたp+型アノードコンタクト領域で、還流ダイ
オードD1はアイソレイション領域４とエピタキシャル層
の分離領域３とで構成されている。なお、4cはコンタク
ト領域、５はSi酸化膜、６はGND配線、７は出力電極パ
ッド、８は表面保護膜である。FIG. 3 shows a structure in which the free wheel diode D1 is formed in the drive IC of the AC type plasma display panel.
Reference numeral 1 denotes ap − type semiconductor substrate, on which an n − type epitaxial layer isolation region 3 having an n + buried diffusion layer 2 below is defined. This definition is based on the p + type buried layer 4a and the p type upper diffusion layer 4b.
This is achieved in the isolation region 4 by the isolation up method. 3a is formed in the separation region 3
The n + -type cathode contact region, 4a is a p + -type anode contact region formed in the p-type upper diffusion layer 4b, and the return diode D1 is composed of an isolation region 4 and an isolation region 3 of an epitaxial layer. 4c is a contact region, 5 is a Si oxide film, 6 is a GND wiring, 7 is an output electrode pad, and 8 is a surface protection film.
ところで、一般にこの回路での電源電圧VDHは100V程
度以上で、出力電流は数10mA以上とされており、高耐圧
大電流である。またこの種のICでは数10ビット以上の出
力段を１チップ上に備えているため、素子面積の縮小を
図る上で、還流ダイオードD1は出力電極パッド７下で他
のエレメントの未使用のある分離領域３を利用し、その
分離領域３及び埋込拡散層4aとアイソレイション領域４
及び基板１とのpn接合（斜線領域で示す）で構成されて
いる。したがって、その接合面積が出力電極パッド７と
同程度の広さであるため、電流容量も大きくとれる。In general, the power supply voltage V DH in this circuit is about 100 V or more, and the output current is several tens of mA or more. Also, since this kind of IC has an output stage of several tens of bits or more on one chip, in order to reduce the element area, the freewheeling diode D1 is unused under the output electrode pad 7 for other elements. Utilizing the isolation region 3, the isolation region 3, the buried diffusion layer 4a and the isolation region 4
And a pn junction with the substrate 1 (indicated by a shaded area). Therefore, the junction area is as large as the output electrode pad 7, so that the current capacity can be increased.
しかしながら、この分離領域３でのpn接合アイソレイ
ションは他の部分と異なり、順バイアスで使用され、還
流ダイオードD1が作動し負荷に電流を流し込む時、アイ
ソレイション領域６から分離領域３に実線矢印で示す如
くの還流電流が注入されるが、隣接する分離領域３′か
らもアイソレイション領域４を介して分離領域３に破線
矢印で示す如くの電流が流れ込む。即ち、還流ダイオー
ドD1の動作時には寄生NPNトランジスタが動作してしま
う。このため、他ビットとのクロストークやパワーロス
が問題となる。However, unlike the other parts, the pn junction isolation in the isolation region 3 is used with a forward bias, and when the freewheeling diode D1 operates to supply current to the load, the isolation region 3 is separated from the isolation region 6 by a solid arrow. Although a return current as shown is injected, a current as shown by a dashed arrow flows into the isolation region 3 from the adjacent isolation region 3 ′ via the isolation region 4. That is, the parasitic NPN transistor operates when the freewheel diode D1 operates. For this reason, crosstalk with other bits and power loss pose problems.
かかる問題点を改善する方策として、アイソレイショ
ン領域４の幅を拡大することや基板１とアイソレイショ
ン領域４の不純物濃度を高くすることが考えられる。し
かし、前者の場合には１チップ上におけるアイソレイシ
ョン領域の占有面積の増大を招き、高密度集積化の障害
となる。後者の場合にあっては、耐圧が下がり、高耐圧
化が困難となる。As a measure for solving such a problem, it is conceivable to increase the width of the isolation region 4 or to increase the impurity concentration of the substrate 1 and the isolation region 4. However, in the former case, the area occupied by the isolation region on one chip is increased, which hinders high-density integration. In the latter case, the breakdown voltage is reduced, and it is difficult to increase the breakdown voltage.
そこで、本発明の課題は、pn接合アイソレイション構
造において、そのpn接合をダイオードとして利用せず
に、電極パッド下の分離領域内に新たな独立した縦型pn
接合構造を形成することによって、これを高電圧大電流
回路のダイオードとして利用し、高密度集積化と共に、
他ビットとのクロストークの解消や電力損失の低減を図
りうる半導体装置を提供することにある。Therefore, an object of the present invention is to provide a new independent vertical pn in the isolation region below the electrode pad without using the pn junction as a diode in the pn junction isolation structure.
By forming a junction structure, this can be used as a diode in a high-voltage, large-current circuit,
An object of the present invention is to provide a semiconductor device capable of eliminating crosstalk with other bits and reducing power loss.
上記課題を解決するために、本発明の講じた手段は、
ある分離領域内において、基板及びアイソレイション領
域に非接触で形成された第１導電型ウェル領域と、この
ウェル領域内に島状に形成された第２導電型島状領域と
のpn接合を縦型ダイオードとし、その第２導電型島状領
域上のみに絶縁膜を介して第２導電型島状領域と電気的
に接続する電極パッドを設けると共に、第１導電型ウェ
ル領域のみならず上記分離領域及び第１導電型アイソレ
イション領域を電気的に接続する配線を備えるものであ
る。Means taken by the present invention to solve the above problems are:
In a certain isolation region, a pn junction between a first conductivity type well region formed in non-contact with the substrate and the isolation region and a second conductivity type island region formed in the well region in an island shape is formed vertically. And an electrode pad electrically connected to the second conductivity type island region via an insulating film only on the second conductivity type island region, and not only the first conductivity type well region but also the isolation region. And a wiring for electrically connecting the region and the first conductivity type isolation region.
かかる手段によれば、電極パッド下のデッドスペース
としての分離領域を利用してダイオードを作り込んでい
るので、高密度集積化に役立つことは勿論、pn接合アイ
ソレイション構造を用いず、独立したダイオードがその
分離領域内に形成されているので、隣接する分離領域と
のクロストークやパワーロスの問題がまた、電極パッド
の面積と第２導電型島状領域の表面積を調節して第２導
電型島状領域の上にのみ電極パッドが形成されているの
で、電極パッドの電位が第１導電型ウェル領域表面に反
転層を形成し漏れを生じさせるようなことを抑制でき
る。さらに縦型ダイオードの作成自体がその分離領域を
充分活用して比較的自在に行うことが可能であるから、
高耐圧大飽和電流のダイオードを得ることができる。According to such a means, since the diode is built using the isolation region as a dead space under the electrode pad, it is useful not only for high-density integration but also for an independent diode without using a pn junction isolation structure. Are formed in the isolation region, the problem of crosstalk and power loss with the adjacent isolation region is also caused by adjusting the area of the electrode pad and the surface area of the island region of the second conductivity type. Since the electrode pad is formed only on the region, the potential of the electrode pad can be suppressed from forming an inversion layer on the surface of the first conductivity type well region and causing leakage. Furthermore, since the vertical diode itself can be relatively freely used by making full use of the separation region,
A diode with high withstand voltage and large saturation current can be obtained.
次に、本発明に係る半導体装置の一実施例を添付図面
に基づいて説明する。Next, an embodiment of a semiconductor device according to the present invention will be described with reference to the accompanying drawings.
第１図は、本発明に係る半導体装置の一実施例を示す
縦断面図である。FIG. 1 is a longitudinal sectional view showing one embodiment of a semiconductor device according to the present invention.
１は数10Ω・cmのp-型基板で、この上にはn-型エピタ
キシャル層の分離領域3,3′とアイソレイション領域４
が形成されている。分離領域3,3′の底部にはn+型埋込
拡散層２が形成されている。また、アイソレイション領
域４は基板１に接続するp+型埋込拡散層4aとこの上部に
形成されたｐ型上部拡散層4bとからなり、アイソレイシ
ョン・アップ法で形成される。p+型埋込拡散層4aの濃度
は数10Ω／□の高濃度である。また、成長形成されるエ
ピタキシャル層の厚さは20μｍ程度である。10は分離領
域３内に拡散形成されたアノード領域としてのp-型ウェ
ル領域であり、アイソレイション領域４とは非接触で、
分離領域３の面積と同程度の接合面積を有している。こ
のp-型ウェル領域10の表面濃度は〜1015cm-3で、拡散深
さは６〜10μｍである。11はp-型ウェル領域10内で島状
に形成されたカソード領域としてのｎ型拡散領域で、分
離領域３上に形成された出力電極パッド７の広さより大
きい接合面積を有する。このｎ型拡散領域11の表面濃度
は〜10-16cm-3で、拡散深さは３μｍ程度である。ｎ型
拡散領域11の一部にはn+型コンタクト領域11aが形成さ
れ、これは比較的厚いSi酸化膜５上の出力電極パッド７
に接続されている。一方、アイソレイション領域４のｐ
型領域4bの一部にはp+型コンタクト領域4c、分離領域３
の一部にはn+型コンタクト領域3a及びp-型ウェル領域10
の周囲には反転防止用のp+コンタクト領域7aが夫々形成
されており、各コンタクト領域4c,3a,7aはGND配線６に
接続されている。なお、８は表面保護膜である。Reference numeral 1 denotes a p - type substrate of several tens of ohm-cm, on which isolation regions 3 and 3 'of an n - type epitaxial layer and an isolation region 4 are provided.
Are formed. An n + type buried diffusion layer 2 is formed at the bottom of the isolation regions 3, 3 '. The isolation region 4 includes a p + -type buried diffusion layer 4a connected to the substrate 1 and a p-type upper diffusion layer 4b formed on the buried diffusion layer 4a, and is formed by an isolation up method. The concentration of the p + -type buried diffusion layer 4a is a high concentration of several tens Ω / □. The thickness of the grown epitaxial layer is about 20 μm. Reference numeral 10 denotes a p - type well region as an anode region diffused and formed in the isolation region 3, which is not in contact with the isolation region 4,
It has a bonding area approximately equal to the area of the isolation region 3. The surface concentration of this p - type well region 10 is 1010 15 cm -3 , and the diffusion depth is 6 to 10 μm. Reference numeral 11 denotes an n-type diffusion region serving as a cathode region formed in an island shape in the p − -type well region 10, and has a junction area larger than the width of the output electrode pad 7 formed on the isolation region 3. The surface concentration of the n-type diffusion region 11 is about 10 -16 cm -3 and the diffusion depth is about 3 μm. An n + -type contact region 11 a is formed in a part of the n-type diffusion region 11.
It is connected to the. On the other hand, p of the isolation region 4
The p + type contact region 4c and the isolation region 3
The n + type contact region 3a and the p − type well region 10
, P + contact regions 7a for inversion prevention are formed respectively, and each contact region 4c, 3a, 7a is connected to the GND wiring 6. Reference numeral 8 denotes a surface protection film.
本実施例はAC型プラズマディスプレイ・パネルの駆動
ICに適用したものであるが、同一チップ内にロジック回
路部としてのCMOS部（図示せず）を有しているので、p-
型ウェル領域10の形成はそのCMOS部のｐウェルの形成と
同時に行われる。また、ｎ型拡散領域11はp-型ウェル領
域との耐圧が必要であるため、濃度が高すぎたり、拡散
深さが浅すぎないように制御されるが、CMOS部のｎフィ
ールド拡散と同時に形成することが望ましい。この場合
には、耐圧100V程度が得られる。更に、n+型コンタクト
領域3a,11aおよびp+型コンタクト領域7a,4cはMOS部で用
いるソース／ドレイン拡散を適用して形成できる。This embodiment is for driving an AC type plasma display panel.
But it is applied to IC, since it has CMOS portion of a logic circuit portion (not shown) in the same chip, p -
The formation of the mold well region 10 is performed simultaneously with the formation of the p-well of the CMOS portion. Further, since the n-type diffusion region 11 requires a withstand voltage with respect to the p − -type well region, the concentration is controlled so as not to be too high and the diffusion depth is not too shallow. It is desirable to form. In this case, a withstand voltage of about 100 V can be obtained. Further, the n + -type contact regions 3a and 11a and the p + -type contact regions 7a and 4c can be formed by applying source / drain diffusion used in the MOS portion.
かかる構造においては、第２図に示す還流ダイオード
D1は、p-型ウェル領域10とｎ型拡散領域11との縦型構造
で、そのpn接合は第１図示斜線領域である。通常pn接合
アイソレイション構造は、逆バイアスに保持されている
が、上記ダイオードD1が作り込まれた分離領域３及びア
イソレイション領域４はp-型ウェル領域10と同電位のGN
D電位に保持されている。In such a structure, the freewheel diode shown in FIG.
D1 is a vertical structure of a p - type well region 10 and an n-type diffusion region 11, and its pn junction is a hatched region in the first illustration. Normally, the pn junction isolation structure is held at a reverse bias. However, the isolation region 3 and the isolation region 4 in which the diode D1 is formed have the same potential as that of the p − -type well region 10 in the GN.
It is kept at D potential.
今、出力電極パッド７がGNDレベル以下になると、GND
配線６から電流を供給するモードとなり、アノード領域
たるp-型ウェル領域10からその縦型pn接合を介してｎ型
拡散領域11へ電流が実線矢印で示す如く注入され、還流
ダイオードD1が動作するが、アイソレイション領域４に
は電流が注入されていないので、従来のような寄生NPN
トランジスタはもともと動作しない。したがって、隣接
分離領域３′からの電流の注入が全く起こらないので、
クロストークの発生が防止でき、また電力消費が軽減さ
れる。Now, when the output electrode pad 7 falls below the GND level, the GND
In the mode in which the current is supplied from the wiring 6, a current is injected from the p − -type well region 10 as the anode region to the n-type diffusion region 11 through the vertical pn junction as shown by the solid arrow, and the freewheel diode D1 operates. However, since no current is injected into the isolation region 4, the conventional parasitic NPN
Transistors do not work by nature. Therefore, no current is injected from the adjacent isolation region 3 '.
Crosstalk can be prevented from occurring, and power consumption can be reduced.
出力電極パッド７下の分離領域３は本来的には未使用
領域であるが、この分離領域３内にダイオードD1を作り
込んであるので、占有面積の節約に役立つ。また、p-型
ウェル領域10とｎ型拡散領域11との接合面積は出力電極
パッド７の広さと同程度であるから、充分な大電流容量
を得ることができる。Although the isolation region 3 below the output electrode pad 7 is originally an unused region, the diode D1 is built in the isolation region 3, which helps to reduce the occupied area. Further, since the junction area between the p − -type well region 10 and the n-type diffusion region 11 is substantially equal to the width of the output electrode pad 7, a sufficiently large current capacity can be obtained.
以上説明したように、本発明に係る半導体装置は、pn
接合アイソレイション構造をとる分離領域内において、
半導体電子回路のうち所定のダイオードを縦型に作り込
み、その分離領域上にダイオードの一方の導電型領域に
電気的に接続する電極パッドを形成すると共に、ダイオ
ードの他方の導電型領域に電気的に接続する配線に対し
て上記分離領域及びアイソレイション領域を電気的に接
続したものであるから、次の効果を奏する。As described above, the semiconductor device according to the present invention has a pn
In the isolation region with the junction isolation structure,
A predetermined diode of a semiconductor electronic circuit is formed in a vertical type, an electrode pad is formed on the isolation region to be electrically connected to one of the diode's conductive type regions, and an electrical pad is formed on the other conductive type region of the diode. Since the above-mentioned isolation region and isolation region are electrically connected to the wiring connected to the wiring, the following effects can be obtained.
使用されないpn接合アイソレイション構造自体をその
ままダイオードとして利用するものでなく、その分離領
域内に単独のダイオードを形成し、寄生トランジスタの
発生を防止すべく、他方の導電型領域（第１導電型ウェ
ル領域），分離領域及びアイソレイション領域を同電位
としてあるため、隣接する分離領域からの電流注入が起
こらず、クロストーク及びパワーロスの問題が生じな
い。The unused pn junction isolation structure itself is not used as a diode as it is, but a single diode is formed in the isolation region, and the other conductivity type region (the first conductivity type well) is formed in order to prevent the occurrence of a parasitic transistor. Region), the isolation region, and the isolation region have the same potential, so that no current is injected from the adjacent isolation region, and the problems of crosstalk and power loss do not occur.
さらに、電極パッドは第２導電型島状領域の上にのみ
形成されているため、電極パッドの電位の影響が第１導
電型ウェル領域に及ぼすことを抑制し、反転層の形成に
よる漏れを防ぐ。Further, since the electrode pad is formed only on the island region of the second conductivity type, the effect of the potential of the electrode pad on the well region of the first conductivity type is suppressed, and leakage due to the formation of the inversion layer is prevented. .
分離領域内に縦型ダイオードを充分広く作り込むこと
が可能であるから、従前に比して遜色のない大電流特性
が得られる。Since the vertical diode can be made sufficiently wide in the isolation region, a large current characteristic comparable to the conventional one can be obtained.
アイソレイション領域の幅寸法を大きくする必要がな
く、またアイソレイション領域及び基板の濃度を上げず
に済むので、高密度集積化の障害とならず、また充分な
耐圧を確保できる。It is not necessary to increase the width of the isolation region, and it is not necessary to increase the concentrations of the isolation region and the substrate, so that it does not hinder high-density integration and secures a sufficient withstand voltage.
第１図は、本発明に係る半導体装置の一実施例を示す縦
断面図である。 第２図は、AC型プラズマディスプレイ・パネルの駆動IC
の半導体電子回路を示す回路構成図である。 第３図は、本発明に係る半導体装置の従来例を示す縦断
面図である。 １……p-型基板、２……n+型埋込拡散層、３……n-型エ
ピタキシャル層の分離領域、３′……隣接する分離領
域、４……アイソレイション領域、4a……p+型埋込拡散
層、4b……ｐ型上部拡散層、５……Si酸化膜、６……GN
D配線、７……出力電極パッド、10……アノード領域と
してのp-型ウェル領域、11……カソード領域としてのｎ
型拡散領域、3a,7a,11a……コンタクト領域、D1……還
流ダイオード。FIG. 1 is a longitudinal sectional view showing one embodiment of a semiconductor device according to the present invention. Fig. 2 shows a drive IC for an AC plasma display panel.
1 is a circuit configuration diagram showing a semiconductor electronic circuit of FIG. FIG. 3 is a longitudinal sectional view showing a conventional example of a semiconductor device according to the present invention. 1... P - type substrate, 2... N + -type buried diffusion layer, 3... N - type epitaxial layer isolation region, 3 ′... Adjacent isolation region, 4... Isolation region, 4 a. p + -type buried diffusion layer, 4b ... p-type upper diffusion layer, 5 ... Si oxide film, 6 ... GN
D wiring, 7 output electrode pad, 10 p - type well region as anode region, 11 n as cathode region
Diffusion region, 3a, 7a, 11a ... contact region, D1 ... reflux diode.
Claims (1)
エピタキシャル層と、このエピタキシャル層を各分離領
域に区分する第１導電型アイソレーション領域とを備え
たpn接合アイソレーション構造を有する半導体装置であ
って、該分離領域内において基板及び第１導電型アイソ
レーション領域に非接触で形成された第１導電型ウェル
領域と、このウェル領域内において島状に形成された第
２導電型島状領域とのpn接合を縦型ダイオードとして備
え、該第２導電型島状領域上のみに絶縁膜を介して形成
され第２導電型島状領域と電気的に接続する電極パッド
と、前記第１導電型ウェル領域，分離領域及び第１導電
型アイソレーション領域と電気的に接続する配線とを有
することを特徴とする半導体装置。1. A pn junction isolation structure having a second conductivity type epitaxial layer formed on a first conductivity type substrate and a first conductivity type isolation region dividing the epitaxial layer into respective isolation regions. A semiconductor device having a first conductivity type well region formed in a non-contact manner with a substrate and a first conductivity type isolation region in an isolation region, and a second conductivity type formed in an island shape in the well region. An electrode pad provided with a pn junction with the island type region as a vertical diode, formed only on the island region of the second conductivity type via an insulating film, and electrically connected to the island region of the second conductivity type; A semiconductor device comprising: a first conductive type well region, an isolation region, and a wiring electrically connected to the first conductive type isolation region.
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|---|---|---|---|
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Publications (2)
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| JPH02170562A (en) | 1990-07-02 |
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