JP2711282B2 - RMS conversion circuit - Google Patents
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Description
【発明の詳細な説明】 [産業上の利用分野] 本発明は、実効値をリアルタイムで読み出すことが可
能な実効値変換回路に関するものである。Description: TECHNICAL FIELD The present invention relates to an effective value conversion circuit capable of reading an effective value in real time.
[従来の技術] 従来の実効値を求める方法の主なるものとしては次の
3つがある。[Prior Art] There are the following three main methods for obtaining a conventional effective value.
第1番目の方法は、入力の2乗値を帰還出力で割り、
その結果をフィルタリングする方法である。The first method divides the square of the input by the feedback output,
It is a method of filtering the result.
第2番目の方法は、近似値を発生する回路を組み、そ
れを最も誤差の少なくなるようなタイミングでサンプリ
ングする方法である。The second method is a method of assembling a circuit that generates an approximate value and sampling the approximate value at a timing that minimizes an error.
また、第3番目の方法は、入力信号を任意の周期でサ
ンプリングし、AD変換器を通してCPUに取込み、実際に
実効値をソフトウェアで計算することによって求める方
法である。The third method is a method in which an input signal is sampled at an arbitrary cycle, taken into the CPU through an AD converter, and the effective value is actually calculated by software.
[発明が解決しようとする課題] ところが、上記従来の方法では次のような問題があっ
た。[Problems to be Solved by the Invention] However, the above conventional method has the following problems.
第1番目の方法では、平均化(フィルタリング)の時
定数が一番低い周波数の周期に対し十分長い場合には有
効であるが、速い応答が要求される場合には不向きであ
る。The first method is effective when the time constant of the averaging (filtering) is sufficiently long with respect to the cycle of the lowest frequency, but is not suitable when a fast response is required.
また、第2番目の方法では速い応答を得ることができ
る反面、原理的に誤差が大きいという欠点を有する。Further, the second method can obtain a fast response, but has a disadvantage that an error is large in principle.
さらに、第3番目の方法では、CPUに対する負担が大
きくなり、またサンプリング同期、AD変換による量子化
誤差が発生する。Further, in the third method, the load on the CPU increases, and a quantization error due to sampling synchronization and AD conversion occurs.
本発明は、上記のような点に鑑みなされたもので、リ
アルタイムでしかも理論上の誤差ゼロの実効値を出力す
ることができる実効値変換回路を提供することを目的と
している。The present invention has been made in view of the above points, and has as its object to provide an effective value conversion circuit capable of outputting an effective value of zero theoretical error in real time.
[課題を解決するための手段] 本発明に係る実効値変換回路の代表的なものを示せば
次のとおりである。[Means for Solving the Problems] A typical effective value conversion circuit according to the present invention is as follows.
即ち、本発明に係る実効値変換回路は、入力信号の絶
対値変換を行う絶対値回路と、絶対値回路からの信号の
対数変換を行うと共にその結果を2倍する第1の対数変
換回路と、出力信号の対数変換を行う第2の対数変換回
路と、上記第1の対数変換回路からの信号と上記第2の
対数変換回路からの信号との差を求める減算回路と、減
算回路からの信号を逆対数変換する逆対数変換回路と、
逆対数変換回路からの信号を積分する積分回路と、この
積分回路からの出力信号を読み出すためのサンプリング
信号と上記積分回路の積分動作を解除させると共に次の
積分動作を開始させるためのリセット信号とを出力する
タイミングコントロール回路とを備えてなるものであ
る。That is, the effective value conversion circuit according to the present invention includes an absolute value circuit that performs an absolute value conversion of an input signal, and a first logarithmic conversion circuit that performs a logarithmic conversion of a signal from the absolute value circuit and doubles the result. A second logarithmic conversion circuit for performing logarithmic conversion of an output signal, a subtraction circuit for obtaining a difference between a signal from the first logarithmic conversion circuit and a signal from the second logarithmic conversion circuit, An antilogarithmic conversion circuit for performing antilogarithmic conversion of a signal,
An integration circuit for integrating the signal from the antilogarithmic conversion circuit, a sampling signal for reading out an output signal from the integration circuit, and a reset signal for canceling the integration operation of the integration circuit and starting the next integration operation. And a timing control circuit for outputting the same.
また、入力信号の絶対値変換を行う絶対値回路と、絶
対値回路からの信号の対数変換を行うと共にその結果を
2倍する第1の対数変換回路と、出力信号の対数変換を
行う第2の対数変換回路と、上記第1の対数変換回路か
らの信号と上記第2の対数変換回路からの信号との差を
求める減算回路と、減算回路からの信号を逆対数変換す
る逆対数変換回路と、逆対数変換回路からの信号を積分
する積分回路と、この積分回路の積分動作を解除させる
と共に次の積分動作を開始させるためのリセット信号と
を出力するタイミングコントロール回路とを備えてなる
ものである。An absolute value circuit for performing an absolute value conversion of the input signal; a first logarithmic conversion circuit for performing logarithmic conversion of the signal from the absolute value circuit and doubling the result; and a second logarithmic conversion circuit for performing logarithmic conversion of the output signal. Logarithmic conversion circuit, a subtraction circuit for obtaining a difference between a signal from the first logarithmic conversion circuit and a signal from the second logarithmic conversion circuit, and an antilogarithmic conversion circuit for performing an inverse logarithmic conversion on a signal from the subtraction circuit And an integration circuit for integrating a signal from the antilogarithmic conversion circuit, and a timing control circuit for outputting a reset signal for canceling the integration operation of the integration circuit and starting the next integration operation. It is.
[作用] 上記した手段によれば、逆対数変換回路からは入力信
号の2乗を出力信号で割った信号が出力される。また積
分回路からは、逆対数変換回路からの信号を積分した信
号が出力される。ここで、積分回路からの信号は実効値
に比例する。したがって、積分回路からの信号(出力信
号)から直ちに実効値を求めることが可能となる。その
結果、リアルタイムでしかも理論上の誤差ゼロの実効値
を得ることが可能となる。[Operation] According to the above means, a signal obtained by dividing the square of the input signal by the output signal is output from the antilogarithmic conversion circuit. The integration circuit outputs a signal obtained by integrating the signal from the antilogarithmic conversion circuit. Here, the signal from the integration circuit is proportional to the effective value. Therefore, the effective value can be immediately obtained from the signal (output signal) from the integration circuit. As a result, it is possible to obtain an effective value with zero error in real time and theoretically.
[実施例] 以下、本発明に係る実効値変換回路の実施例を図面に
基づいて説明する。Embodiment An embodiment of an effective value conversion circuit according to the present invention will be described below with reference to the drawings.
第1図には第1の実施例の実効値変換回路の回路図が
表わされている。FIG. 1 is a circuit diagram of an effective value conversion circuit according to the first embodiment.
この実効値変換回路は、絶対値回路1、第1の対数変
換回路2、第2の対数変換回路3、減算回路4、逆対数
変換回路5、積分回路6およびタイミングコントロール
回路7から構成されている。This effective value conversion circuit includes an absolute value circuit 1, a first logarithmic conversion circuit 2, a second logarithmic conversion circuit 3, a subtraction circuit 4, an antilogarithm conversion circuit 5, an integration circuit 6, and a timing control circuit 7. I have.
絶対値回路1はオペアンプA1とダイオードD1,D2等を
含んで構成されており、この絶対値回路では入力信号の
絶対値変換が行われるようになっている。The absolute value circuit 1 includes an operational amplifier A 1 and diodes D 1 and D 2 , and the absolute value circuit converts an input signal to an absolute value.
第1の対数変換回路2はオペアンプA2とトランジスタ
Q1,Q2とを含んで構成されており、この対数変換回路2
では絶対値回路1から出力された信号の対数変換が行わ
れるようになっている。First logarithmic conversion circuit 2 is an operational amplifier A 2 and the transistor
Q 1 , Q 2 and the logarithmic conversion circuit 2
In, the logarithmic conversion of the signal output from the absolute value circuit 1 is performed.
また、第2の対数変換回路3はオペアンプA4とトラン
ジスタQ3とを含んで構成されており、この対数変換回路
3では積分回路6から出力された信号の対数変換が行わ
れるようになっている。The second logarithmic conversion circuit 3 is adapted is configured to include an operational amplifier A 4 and the transistor Q 3, the logarithmic converter logarithmic conversion of the signal output from the 3 in the integrating circuit 6 is performed I have.
減算回路4はトランジスタQ4(より正確に言えばトラ
ンジスタQ4のベースおよびエミッタ)から構成されてお
り、この減算回路4では上記第1の対数変換回路2から
の信号と上記第2の対数変換回路3からの信号との差が
求められるようになっている。The subtraction circuit 4 comprises a transistor Q 4 (more precisely, a base and an emitter of the transistor Q 4 ). In the subtraction circuit 4, the signal from the first logarithmic conversion circuit 2 and the second logarithmic conversion are used. The difference from the signal from the circuit 3 is determined.
逆対数変換回路5はオペアンプA4を含んで構成されて
おり、この逆対数変換回路5では、演算回路4から出力
される信号の逆対数変換が行われるようになっている。Inverse logarithmic conversion circuit 5 is configured to include an operational amplifier A 4, in the inverse logarithmic conversion circuit 5, the inverse logarithmic conversion of the signal output from the arithmetic circuit 4 is to be carried out.
また、積分回路6はオペアンプA3、コンデンサC1およ
びトランジスタQ4を含んで構成されており、この積分回
路6では、コンデンサC1の働きによって、上記逆対数変
換回路5から出力される信号の積分が行われるようにな
っている。The integrating circuit 6 includes an operational amplifier A 3 , a capacitor C 1, and a transistor Q 4. In the integrating circuit 6, a signal output from the antilogarithmic conversion circuit 5 is operated by the function of the capacitor C 1 . Integration is performed.
一方、タイミングコントロール回路7はコンパレータ
A5と2段の反転出力微分回路7a,7bとを含んで構成され
ている。ここで、反転出力微分回路7a,7bの構成要素で
あるインバータA6,A7の出力のパルス幅T1,T2はCRの時定
数により自由に設定可能となっているが、実施例では積
分動作時間に対してパルス幅T1,T2は極めて短くなるよ
うに設定してある。なお、この実施例では、タイミング
コントロール回路としてゼロクロス回路を応用したタイ
ミングコントロール回路を使用している。On the other hand, the timing control circuit 7 is a comparator
A 5 two stages of inverted output differentiating circuit 7a, and is configured to include a 7b. Here, the pulse widths T 1 and T 2 of the outputs of the inverters A 6 and A 7 , which are the components of the inverted output differentiating circuits 7 a and 7 b, can be freely set by the time constant of CR. The pulse widths T 1 and T 2 are set to be extremely short with respect to the integration operation time. In this embodiment, a timing control circuit to which a zero cross circuit is applied is used as the timing control circuit.
このように構成されたタイミングコントロール回路7
では、上記絶対値回路1に入る入力信号Sinと同一の信
号もしくは上記入力信号と同一周期を持つ別の信号Tin
がゼロクロス回路として構成されたコンパレータA5で方
形波の信号に変換される。また、反転出力微分回路7aで
はコンパレータA5から出力される信号の微分が行われて
該信号の立上りが取られると共にその結果得られる信号
が反転される。これによってサンプリング信号が作られ
ることになる。さらに、反転出力微分回路7bではサンプ
リング信号の微分が行われて該信号の立上りが取られる
と共にその結果得られる信号が反転される。これによっ
てリセット信号が作られることになる。そして、このリ
セット信号によって接合型FETからなるリセットスイッ
チSWの制御を通じて積分回路6の制御が行われるように
なっている。つまり、リセット信号がハイレベル“H"の
ときリセットスイッチSWが開かれ、このリセットスイッ
チSWが開かれている間、上記積分回路6では、逆対数変
換回路5からの信号に対応した電荷がコンデンサC1に蓄
積されるようになっている。一方、リセット信号がロー
レベル“L"のときリセットスイッチSWが閉じられ、上記
積分回路6の積分動作が解除されるようになっている。Timing control circuit 7 thus configured
Then, the same signal as the input signal Sin entering the absolute value circuit 1 or another signal Tin having the same cycle as the input signal
There is converted to a square wave signal by the comparator A 5 which is configured as a zero-cross circuit. Further, the resulting signal with the inverted output differentiating circuit 7a in taking place differential signal output from the comparator A 5 is the rising edge of the signal taken is inverted. This produces a sampling signal. Further, in the inverted output differentiating circuit 7b, the sampling signal is differentiated, the rising of the signal is taken, and the signal obtained as a result is inverted. This will generate a reset signal. The reset signal controls the integration circuit 6 through the control of the reset switch SW composed of a junction type FET. That is, when the reset signal is at the high level “H”, the reset switch SW is opened. While the reset switch SW is open, the integration circuit 6 stores the electric charge corresponding to the signal from the antilogarithmic conversion circuit 5 in the capacitor. It is adapted to be stored in C 1. On the other hand, when the reset signal is at the low level “L”, the reset switch SW is closed, and the integration operation of the integration circuit 6 is released.
続いて、この実効値変換回路の作用を、第2図に示す
タイミングチャートを用いて説明する。Next, the operation of the effective value conversion circuit will be described with reference to a timing chart shown in FIG.
タイミングコントロール回路7においては、信号Sin
(第2図(イ))がゼロレベルを横切るとサンプリング
パルスT1(第2図(ロ))が出力され、サンプリングパ
ルスT1に続いてリセットパルスT2(第2図(ハ))が出
力される。そして、リセットパルスT2の間リセットスイ
ッチSWが閉じられ、積分回路6ではコンデンサC1に蓄積
された電荷が放電される。その結果、積分回路6からの
出力信号の値はゼロになる。次に、リセットスイッチSW
が開くと、積分回路6ではコンデンサC1に入力信号の実
効値に対応した電荷が蓄積され、この積分回路6からは
蓄積された電荷に対応する出力信号Srms(第2図
(ニ))が出力される。そして、次のサンプリングパル
スT1で出力信号Srmsがサンプリングされることになる。
これによって、入力信号の基本波1周期分の実効値を得
ることができる。In the timing control circuit 7, the signal Sin
When (FIG. 2 (A)) crosses the zero level, a sampling pulse T 1 (FIG. 2 (B)) is output, and a reset pulse T 2 (FIG. 2 (C)) follows the sampling pulse T 1 . Is output. The closed reset switch SW between the reset pulse T 2, the accumulated charge is discharged to the capacitor C 1 in the integrator circuit 6. As a result, the value of the output signal from the integrating circuit 6 becomes zero. Next, reset switch SW
When opened, charges corresponding to the effective value of the input signal to the capacitor C 1 in the integrator circuit 6 is stored, the output signal SRMS (FIG. 2 (d)) corresponding to the stored charge from the integrating circuit 6 Is output. Then, the output signal Srms is sampled at the next sampling pulse T 1.
Thus, an effective value of one cycle of the fundamental wave of the input signal can be obtained.
次に、第2図のブロック図を用いて実施例の実効値変
換回路の原理説明をする。Next, the principle of the effective value conversion circuit of the embodiment will be described with reference to the block diagram of FIG.
絶対値回路1に例えば交流入力電圧Sinが入った場
合、この絶対値回路1においてその絶対値変換がなさ
れ、絶対値回路1からは信号|Sin|が出力される。ま
た、第1の対数変換回路2では上記絶対値回路1からの
信号|Sin|の対数変換が行われると共にその結果が2倍
される。そして、この第1の対数変換回路2からは信号
として2Log|Sin|が出力される。一方、積分回路4から
の出力信号Soutは第2の対数変換回路3によって対数変
換される。そして、減算回路4で、上記第1の対数変換
回路2からの信号2Log|Sin|と第2の対数変換回路3か
らの信号Log|Sout|との差が求められ、その結果が逆対
数変換回路5に入力される。この逆対数変換回路5では
2Log|Sin|−Log|Sout|の逆対数が求められる。そして、
その信号は積分回路6に入力される。そして、この積分
回路6で該信号が積分される。このときの積分回路6の
積分動作はタイミングコントロール回路7によって制御
されるリセットスイッチSWが開いている間だけ行われ
る。When, for example, an AC input voltage Sin enters the absolute value circuit 1, the absolute value circuit 1 performs an absolute value conversion, and the absolute value circuit 1 outputs a signal | Sin |. In the first logarithmic conversion circuit 2, the signal | Sin | from the absolute value circuit 1 is logarithmically converted and the result is doubled. The first logarithmic conversion circuit 2 outputs 2Log | Sin | as a signal. On the other hand, the output signal Sout from the integration circuit 4 is logarithmically converted by the second logarithmic conversion circuit 3. Then, the difference between the signal 2Log | Sin | from the first logarithmic conversion circuit 2 and the signal Log | Sout | Input to the circuit 5. In this antilogarithmic conversion circuit 5,
2 The logarithm of Log | Sin | −Log | Sout | is obtained. And
The signal is input to the integration circuit 6. Then, the integration circuit 6 integrates the signal. At this time, the integration operation of the integration circuit 6 is performed only while the reset switch SW controlled by the timing control circuit 7 is open.
上記のような実効値変換回路で入力信号Sinとして交
流入力電圧Vinを用い、そのときの出力電圧をVout、C1
を流れる電流をI1とすると電流I1は逆対数変換回路5の
出力Log-1(2Log|Sin|−Log|Sout|)、つまりVin2/Vout
に比例するので、 I1=KVin2/Vout ……(1) と表すことができる。なお、ここでKは比例定数であ
る。The AC input voltage Vin is used as the input signal Sin in the effective value conversion circuit as described above, and the output voltage at that time is Vout, C 1
If the current flowing through is I 1 , the current I 1 is the output Log −1 (2Log | Sin | −Log | Sout |) of the antilogarithmic conversion circuit 5, that is, Vin 2 / Vout
Therefore, it can be expressed as I 1 = KVin 2 / Vout (1). Here, K is a proportional constant.
また、Voutは電流I1を積分したものであるから、 Vout=1/C1∫I1dt ……(2) となる。Also, Vout is because is obtained by integrating the current I 1, the Vout = 1 / C 1 ∫I 1 dt ...... (2).
上記(1),(2)式より Vout=K/C1∫(Vin2/VouT)dt これを微分方程式を用いて解けば、 Vout=√2K/C1∫(Vin2)dt =√2KT/C1Vin・rms ……(3) T:積分時間 となる。(1), if (2) Vout = K / C 1 ∫ from Equation (Vin 2 / Vou T) dt This solved using a differential equation, Vout = √2K / C 1 ∫ (Vin 2) dt = √ 2KT / C 1 Vin · rms …… (3) T: Integration time.
したがって、KおよびC1を適当に選ぶことによりVout
はVinの真の実効値を表すことになり、Vout(Srmsの積
分波形)はVinの実効値をリアルタイムでトレースする
ことになる。したがって、任意の時点でのVoutはその時
点までの実効値を表すことになる。また、積分時間を入
力信号Vinの基本波の1周期にとり、Voutの最終値をサ
ンプリングすればその周期に対する実効値を得ることが
できる。Therefore, Vout by selecting the K and C 1 appropriately
Represents the true effective value of Vin, and Vout (integrated waveform of Srms) traces the effective value of Vin in real time. Therefore, Vout at any time represents the effective value up to that time. If the integration time is taken as one cycle of the fundamental wave of the input signal Vin and the final value of Vout is sampled, the effective value for that cycle can be obtained.
なお、上記では入力信号Sinとして交流電圧信号Vinを
用いた場合について説明したが、交流電流信号を用いた
場合でも事情は同じである。Although the case where the AC voltage signal Vin is used as the input signal Sin has been described above, the situation is the same when the AC current signal is used.
上記のように構成された実施例の実効値変換回路によ
れば次のような効果を得ることができる。According to the effective value conversion circuit of the embodiment configured as described above, the following effects can be obtained.
即ち、上記実施例の実効値変換回路によれば、逆対数
変換回路5からの信号は入力信号の2乗を出力信号で割
った値に等しくなり、また積分回路6からの出力信号は
上記逆対数変換回路5からの信号を積分した値に比例す
ることになる。しかして、出力信号から直ちに実効値を
求めることが可能となる。このようにすればリアルタイ
ムで理論上の誤差ゼロの実効値を求めることができる。
このような実効値変換回路は例えば複写機においてラン
プの露光回路のコントロールを行う場合等に用いること
ができる。That is, according to the effective value conversion circuit of the above embodiment, the signal from the antilogarithm conversion circuit 5 is equal to the value obtained by dividing the square of the input signal by the output signal, and the output signal from the integration circuit 6 is the inverse signal. This is proportional to the value obtained by integrating the signal from the logarithmic conversion circuit 5. Thus, the effective value can be immediately obtained from the output signal. In this way, a theoretical effective value of zero error can be obtained in real time.
Such an effective value conversion circuit can be used, for example, when controlling the exposure circuit of a lamp in a copying machine.
なお、出力の取り出し方としてサンプリング出力のタ
イミングでSrmsをAD変換器を通しマイクロコンピュータ
に取り込むか、あるいはサンプリングアンドホールド回
路により直流信号としてホールドすることも可能であ
る。As a method of extracting the output, Srms can be taken into a microcomputer through an AD converter at the timing of sampling output, or can be held as a DC signal by a sampling and holding circuit.
また、タイミングコントロール回路としてゼロクロス
回路の例を示したが、積分期間内にゼロレベルがない場
合あるいは2回以上ある場合等にはゼロ以外の検出レベ
ルを用いることができるし、また、カウンタタイマ回路
等により積分期間を1周期以外に設定できることは言う
までもない。Although a zero-cross circuit has been described as an example of the timing control circuit, a detection level other than zero can be used when there is no zero level or two or more times during the integration period. It goes without saying that the integration period can be set to a period other than one cycle by the above-mentioned method.
さらに、回路を安定に動作させ、構成要素による誤差
を吸収するためノズルフィルタ、調整回路等を追加する
こともできる。Furthermore, a nozzle filter, an adjustment circuit, and the like can be added to operate the circuit stably and absorb errors due to components.
また、第4図には第2の実施例の実効値変換回路が示
されている。FIG. 4 shows an effective value conversion circuit according to the second embodiment.
この第2の実効値変換回路の構成は上記第1の実効値
変換回路の構成と略同様な構成となっているが、タイミ
ングコントロール回路7の構成とで反転出力微分回路が
1段となっている点、積分回路6の出力側にシュミット
トリガ回路8が接続されている点で第1の実施例の実効
値変換回路の構成と異なっている。Although the configuration of the second effective value conversion circuit is substantially the same as the configuration of the first effective value conversion circuit, the configuration of the timing control circuit 7 makes the inverted output differentiating circuit one stage. This is different from the configuration of the effective value conversion circuit of the first embodiment in that the Schmitt trigger circuit 8 is connected to the output side of the integration circuit 6.
つまり、この実施例の実効値変換回路においては、タ
イミングコントロール回路7がコンパレータA5と1個の
反転出力微分回路7bとを含んで構成されている。そし
て、このタイミングコントロール回路7では、絶対値回
路1に入る入力信号Sinと同一の信号もしくは上記入力
信号と同一周期を持つ別の信号Tinがゼロクロス回路と
して構成されたコンパレータA5で方形波の信号に変換さ
れ、また、反転出力微分回路7bで、コンパレータA5から
出力される信号の微分が行われて該信号の立上りが取ら
れると共にその結果得られる信号が反転されるようにな
っている。これによってリセット信号が作られることに
なる。That is, in the effective value conversion circuit of this embodiment, the timing control circuit 7 is configured to include a comparator A 5 and one inverting output differentiating circuit 7b. Then, in the timing control circuit 7, the square wave signal by the comparator A 5 another signal Tin is configured as a zero-cross circuit having the same signal or the input signal having the same period as the input signal Sin into the absolute value circuit 1 It is converted to, and in the inverted output differentiating circuit 7b, the resulting signal with conducted derivative of the signal output from the comparator a 5 is the rising edge of the signal taken is adapted to be inverted. This will generate a reset signal.
また、シュミットトリガ回路8では、積分回路6から
の出力信号が予め設定された基準値と比較され、出力信
号がその基準値を越えた場合にコントロール信号として
ハイレベル“H"の信号が発せられるようになっている。
そして、このハイレベルのコントロール信号によって各
種機器の制御が行われるようになっている。In the Schmitt trigger circuit 8, the output signal from the integration circuit 6 is compared with a preset reference value, and when the output signal exceeds the reference value, a high-level "H" signal is issued as a control signal. It has become.
Various devices are controlled by the high-level control signal.
なお、その他の構成については第1の実施例における
と略同様なので、同一の構成部材については同一符号を
付し、その説明を省略する。The other components are substantially the same as those in the first embodiment, and thus the same reference numerals are given to the same components, and the description thereof will be omitted.
続いて、この実効値変換回路の作用を、第5図に示す
タイミングチャートを用いて説明する。Next, the operation of the effective value conversion circuit will be described with reference to a timing chart shown in FIG.
タイミングコントロール回路7においては、信号Sin
(第5図(イ))がゼロレベルを横切るとリセットパル
スT2(第5図(ロ))が出力される。そして、リセット
パルスT2の間リセットスイッチSWが閉じられ、積分回路
6ではコンデンサC1に蓄積された電荷が放電される。そ
の結果、積分回路6からの出力信号の値はゼロになる。
次に、リセットスイッチSWが開くと、積分回路6ではコ
ンデンサC1に入力信号の実効値に対応した電荷が蓄積さ
れ、この積分回路6からは蓄積された電荷に対応する出
力信号Srms(第5図(ハ))が出力される。そして、シ
ュミットトリガ回路8で、積分回路6からの出力信号Sr
msが予め設定された基準値と逐次比較され、出力信号Sr
msがその基準値を越えた場合にコントロール信号(第5
図(ニ))が出力される。これによって各種機器の制御
が行われる。例えば複写機における露光用ランプへの給
電がストップされる。この給電のストップは次のリセッ
トパルスT2までの間行われる。In the timing control circuit 7, the signal Sin
When (FIG. 5 (A)) crosses the zero level, a reset pulse T 2 (FIG. 5 (B)) is output. The closed reset switch SW between the reset pulse T 2, the accumulated charge is discharged to the capacitor C 1 in the integrator circuit 6. As a result, the value of the output signal from the integrating circuit 6 becomes zero.
Then, opening the reset switch SW, charges corresponding to the effective value of the input signal to the capacitor C 1 in the integrator circuit 6 is stored, the output signal SRMS (Fifth corresponding to the charges accumulated from the integrating circuit 6 ((C)) is output. Then, the output signal Sr from the integration circuit 6 is output from the Schmitt trigger circuit 8.
ms is sequentially compared with a preset reference value, and the output signal Sr
When ms exceeds the reference value, the control signal (5th
((D)) is output. Thereby, various devices are controlled. For example, power supply to an exposure lamp in a copying machine is stopped. Stop the feeding is performed until the next reset pulse T 2.
以上に示した第2の実施例によっても第1の実施例と
同様な効果を得ることができるが、さらにこの実施例で
は実効値に応じたコントロールをリアルタイムで行える
という効果を得ることができる。Although the same effects as in the first embodiment can be obtained by the above-described second embodiment, further, in this embodiment, an effect that control according to the effective value can be performed in real time can be obtained.
なお、第2の実施例においても、積分期間内にゼロレ
ベルがない場合あるいは2回以上ある場合等にはゼロ以
外の検出レベルを用いることができる等、第1の実施例
と同様に種々の変形が可能であることは言うまでもな
い。In the second embodiment, various detection levels other than zero can be used in the case where there is no zero level during the integration period or when there are two or more times, for example, as in the first embodiment. It goes without saying that deformation is possible.
[発明の効果] 以上述べたように、本発明に係る実効値変換回路は、
入力信号の絶対値変換を行う絶対値回路と、絶対値回路
からの信号の対数変換を行うと共にその結果を2倍する
第1の対数変換回路と、出力信号の対数変換を行う第2
の対数変換回路と、上記第1の対数変換回路からの信号
と上記第2の対数変換回路からの信号との差を求める減
算回路と、減算回路からの信号を逆対数変換する逆対数
変換回路と、逆対数変換回路からの信号を積分する積分
回路と、この積分回路からの出力信号を読み出すための
サンプリング信号と上記積分回路の積分動作を解除させ
ると共に次の積分動作を開始させるためのリセット信号
とを出力するタイミングコントロール回路とを備えてい
るので、任意の入力信号の任意の期間に対する理論上誤
差ゼロの実効値をリアルタイムに出力する回路を安価に
実現できることになる。[Effects of the Invention] As described above, the effective value conversion circuit according to the present invention
An absolute value circuit for performing an absolute value conversion of an input signal, a first logarithmic conversion circuit for performing logarithmic conversion of a signal from the absolute value circuit and doubling the result, and a second logarithmic conversion circuit for performing logarithmic conversion of an output signal
Logarithmic conversion circuit, a subtraction circuit for obtaining a difference between a signal from the first logarithmic conversion circuit and a signal from the second logarithmic conversion circuit, and an antilogarithmic conversion circuit for performing an inverse logarithmic conversion on a signal from the subtraction circuit An integration circuit for integrating a signal from the antilogarithmic conversion circuit, a sampling signal for reading an output signal from the integration circuit, and a reset for canceling the integration operation of the integration circuit and starting the next integration operation Since the circuit includes the timing control circuit for outputting the signal and the signal, the circuit for outputting the effective value of the theoretically zero error in an arbitrary period of an arbitrary input signal in real time can be realized at low cost.
また、入力信号の絶対値変換を行う絶対値回路と、絶
対値回路からの信号の対数変換を行うと共にその結果を
2倍する第1の対数変換回路と、出力信号の対数変換を
行う第2の対数変換回路と、上記第1の対数変換回路か
らの信号と上記第2の対数変換回路からの信号との差を
求める減算回路と、減算回路からの信号を逆対数変換す
る逆対数変換回路と、逆対数変換回路からの信号を積分
する積分回路と、この積分回路の積分動作を解除させる
と共に次の積分動作を開始させるためのリセット信号と
を出力するタイミングコントロール回路とを備えてなる
ので、上記と同様の効果を得ることができることは勿論
のこと、さらに実効値に応じたコントロールをリアルタ
イムで行えるという効果を得ることができる。An absolute value circuit for performing an absolute value conversion of the input signal; a first logarithmic conversion circuit for performing logarithmic conversion of the signal from the absolute value circuit and doubling the result; and a second logarithmic conversion circuit for performing logarithmic conversion of the output signal. Logarithmic conversion circuit, a subtraction circuit for obtaining a difference between a signal from the first logarithmic conversion circuit and a signal from the second logarithmic conversion circuit, and an antilogarithmic conversion circuit for performing an inverse logarithmic conversion on a signal from the subtraction circuit And an integration circuit that integrates a signal from the antilogarithmic conversion circuit, and a timing control circuit that releases an integration operation of the integration circuit and outputs a reset signal for starting the next integration operation. As a matter of course, the same effect as described above can be obtained, and further, an effect that control according to the effective value can be performed in real time can be obtained.
第1図は本発明に係る実効値変換回路の第1の実施例の
回路図、 第2図は第1図の実効値変換回路の動作を説明するため
のタイミングチャート、 第3図は第1図の実効値変換回路の原理を説明するため
のブロック図、 第4図は本発明に係る実効値変換回路の第2の実施例の
回路図、 第5図は第4図の実効値変換回路の動作タイミングを示
すタイミングチャートである。 1……絶対値回路、2……第1の対数変換回路、3……
第2の対数変換回路、4……減算回路、5……逆対数変
換回路、6……積分回路、7……タイミングコントロー
ル回路。FIG. 1 is a circuit diagram of a first embodiment of the effective value conversion circuit according to the present invention, FIG. 2 is a timing chart for explaining the operation of the effective value conversion circuit of FIG. 1, and FIG. FIG. 4 is a block diagram for explaining the principle of the effective value conversion circuit shown in FIG. 4. FIG. 4 is a circuit diagram of a second embodiment of the effective value conversion circuit according to the present invention. FIG. 5 is an effective value conversion circuit shown in FIG. 5 is a timing chart showing the operation timing of FIG. 1 ... absolute value circuit, 2 ... first logarithmic conversion circuit, 3 ...
2nd logarithmic conversion circuit, 4 ... subtraction circuit, 5 ... antilogarithmic conversion circuit, 6 ... integration circuit, 7 ... timing control circuit.
Claims (3)
と、絶対値回路からの信号の対数変換を行うと共にその
結果を2倍する第1の対数変換回路と、出力信号の対数
変換を行う第2の対数変換回路と、上記第1の対数変換
回路からの信号と上記第2の対数変換回路からの信号と
の差を求める減算回路と、減算回路からの信号を逆対数
変換する逆対数変換回路と、逆対数変換回路からの信号
を積分する積分回路と、この積分回路からの出力信号を
読み出すためのサンプリング信号と上記積分回路の積分
動作を解除させると共に次の積分動作を開始させるため
のリセット信号とを出力するタイミングコントロール回
路とを備えたことを特徴とする実効値変換回路。1. An absolute value circuit for performing an absolute value conversion of an input signal, a first logarithmic conversion circuit for performing logarithmic conversion of a signal from the absolute value circuit and doubling the result, and a logarithmic conversion of an output signal. A second logarithmic conversion circuit, a subtraction circuit for calculating a difference between a signal from the first logarithmic conversion circuit and a signal from the second logarithmic conversion circuit, and an inverse logarithmic conversion of a signal from the subtraction circuit. A logarithmic conversion circuit, an integration circuit for integrating a signal from the antilogarithmic conversion circuit, a sampling signal for reading out an output signal from the integration circuit, canceling the integration operation of the integration circuit, and starting the next integration operation And a timing control circuit that outputs a reset signal for resetting.
基本波1周期分に設定し、そのときの出力信号の最終値
を読み出すようにしたことを特徴とする請求項1記載の
実効値変換回路。2. The effective value according to claim 1, wherein the integration operation time of the integration circuit is set to one cycle of the fundamental wave of the input signal, and the final value of the output signal at that time is read. Conversion circuit.
と、絶対値回路からの信号の対数変換を行うと共にその
結果を2倍する第1の対数変換回路と、出力信号の対数
変換を行う第2の対数変換回路と、上記第1の対数変換
回路からの信号と上記第2の対数変換回路からの信号と
の差を求める減算回路と、減算回路からの信号を逆対数
変換する逆対数変換回路と、逆対数変換回路からの信号
を積分する積分回路と、この積分回路の積分動作を解除
させると共に次の積分動作を開始させるためのリセット
信号とを出力するタイミングコントロール回路とを備え
たことを特徴とする実効値変換回路。3. An absolute value circuit for performing an absolute value conversion of an input signal, a first logarithmic conversion circuit for performing logarithmic conversion of a signal from the absolute value circuit and doubling the result, and a logarithmic conversion of an output signal. A second logarithmic conversion circuit, a subtraction circuit for calculating a difference between a signal from the first logarithmic conversion circuit and a signal from the second logarithmic conversion circuit, and an inverse logarithmic conversion of a signal from the subtraction circuit. A logarithmic conversion circuit, an integration circuit for integrating the signal from the antilogarithmic conversion circuit, and a timing control circuit for releasing the integration operation of the integration circuit and outputting a reset signal for starting the next integration operation. Effective value conversion circuit characterized by the above-mentioned.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18978688A JP2711282B2 (en) | 1988-07-28 | 1988-07-28 | RMS conversion circuit |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP18978688A JP2711282B2 (en) | 1988-07-28 | 1988-07-28 | RMS conversion circuit |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH0238866A JPH0238866A (en) | 1990-02-08 |
JP2711282B2 true JP2711282B2 (en) | 1998-02-10 |
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ID=16247183
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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JP18978688A Expired - Lifetime JP2711282B2 (en) | 1988-07-28 | 1988-07-28 | RMS conversion circuit |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2711282B2 (en) |
-
1988
- 1988-07-28 JP JP18978688A patent/JP2711282B2/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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JPH0238866A (en) | 1990-02-08 |
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