JP2702271B2 - Power circuit - Google Patents
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、電源回路に関し、特に電源電圧から基準電
圧を作成する電源回路に関する。Description: BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a power supply circuit, and more particularly to a power supply circuit for generating a reference voltage from a power supply voltage.
第３図は従来例の電源回路の回路図、第４図は第３図
の回路の電源電圧の低下に対する出力電圧の低下を示す
減電圧特性図である。FIG. 3 is a circuit diagram of a conventional power supply circuit, and FIG. 4 is a voltage reduction characteristic diagram showing a decrease in output voltage with respect to a decrease in power supply voltage of the circuit of FIG.
この電源回路は、電源電圧から基準電圧VRを作成する
基準電圧回路１と；差動対のNPNトランジスタ2,3の共通
エミッタを抵抗器４を通し接地し、コレクターは各々PN
Pトランジスタ５〜８と抵抗器９〜12により構成される
２個のPNPカレントミラー回路の入力へ接続され、前記P
NPのカレントミラーの出力はNPNトランジスタ13,14及び
抵抗器15,16で構成するアクティブ・ロードに接続し、P
NPトランジスタ６のコレクタと、NPNトランジスタ14の
コレクタを出力とする1st段と、前記出力を入力としNPN
トランジスタ17,18と抵抗器19,20及びコンデンサ21で構
成されるエミッタ接地ダーリントン接続した2nd段とに
より構成される誤差増幅器と；前記誤差増幅器の出力を
抵抗を通し電源端子26に接続し、又前記誤差増幅器の出
力をPNPトランジスタ23のベースに接続し、エミッタは
電源端子26に、コレクタは出力端子27に接続した出力段
回路と；出力端子27より抵抗器24を通し誤差増幅器の非
反転入力と抵抗器25に接続され、抵抗器25の他端は接地
された帰還回路とにより構成されている。なお、28は接
地端子である。The power supply circuit includes a reference voltage circuit 1 to create a reference voltage V R from the power supply voltage; grounded through a resistor 4 to the common emitter of the NPN transistor 2 of the differential pair, the collector of each PN
Connected to the inputs of two PNP current mirror circuits constituted by P transistors 5 to 8 and resistors 9 to 12;
The output of the NP current mirror is connected to the active load consisting of NPN transistors 13 and 14 and resistors 15 and 16, and P
A first stage having the collector of the NP transistor 6 and the collector of the NPN transistor 14 as an output;
An error amplifier composed of transistors 17, 18 and a second stage connected to a common emitter Darlington composed of resistors 19, 20 and a capacitor 21; an output of the error amplifier is connected to a power supply terminal 26 through a resistor, and An output stage circuit having the output of the error amplifier connected to the base of a PNP transistor 23, an emitter connected to a power supply terminal 26, and a collector connected to an output terminal 27; a non-inverting input of the error amplifier through a resistor 24 from the output terminal 27; And the resistor 25, and the other end of the resistor 25 is configured by a feedback circuit grounded. 28 is a ground terminal.
次に、この電源回路の動作としては、基準電圧回路１
の出力である基準電圧VRが誤差増幅器の反転入力に接続
されているので、誤差増幅器により帰還がかかり、出力
電圧は、基準電圧VRの抵抗比倍（（R24＋R25）/R25）し
た一定電圧に保たれ、安定化されている。Next, as the operation of this power supply circuit, the reference voltage circuit 1
Since the reference voltage V R which is the output is connected to the inverting input of the error amplifier, it takes feedback by the error amplifier, the output voltage, the resistance ratio of the reference voltage V R times ((R24 + R25) / R25 ) , constant voltage It is kept and stabilized.
また、出力電圧V0の減電圧特性は第４図の様になり、
基準電圧回路１の電源を電源端子26より共通に供給され
ているので、基準電圧回路１の内部回路構成がNPNダー
リントン出力構成だと、減電圧時、基準電圧VRが電源端
子電圧VCCより1.4V程度低い電位で追従した減電圧特性
となる。また、第５図のように抵抗器33と定電圧ダイオ
ード36とによる高電位の安定した電圧VZを抵抗器34,35
により分割した点を基準電圧VBとした場合は、基準電圧
VRが電源端子電圧VCCよりVZ×R34/（R34＋R35）で追従
した減電圧特性となり、電源端子電圧VCCを減少してい
くと基準電圧回路１の基準電圧VRの電位がNPNトランジ
スタ２のOFFするベース・エミッタ間順方向電圧となっ
た時点で出力電圧V0は0Vとなる。Also, the voltage reduction characteristics of the output voltage V 0 are as shown in FIG.
Since the power of the reference voltage circuit 1 is supplied to the common from the power supply terminal 26, the internal circuit configuration of the reference voltage circuit 1's NPN Darlington output configuration, during the reduced voltage, the reference voltage V R is higher than the power supply terminal voltage V CC The voltage reduction characteristic follows at a potential lower by about 1.4V. The fifth resistor 33 as view of a high potential by the constant voltage diode 36 stable voltage V Z resistors 34, 35
If the reference voltage V B the splitting point, the reference voltage
V R becomes reduced voltage characteristic that follows with V Z × R34 / (R34 + R35) than the power supply terminal voltage V CC, the reference voltage V R potential NPN transistor in the reference voltage circuit 1 when decreasing the power supply terminal voltage V CC The output voltage V 0 becomes 0 V at the point when the forward voltage between the base 2 and the emitter 2 turns OFF.
上述した従来の電源回路は、出力電圧V0の減電圧特性
が基準電圧回路の減電圧特性により決まっているため、
基準電圧回路の出力段をNPNダーリントン構成とした場
合や、高い安定化電圧の抵抗分割点を出力VRとした場合
に、出力電圧V0の減電圧特性が低い電源端子の電圧（以
下電源電圧VCCという）（1.5V）まで持たないという
欠点がある。In the above-described conventional power supply circuit, since the voltage reduction characteristic of the output voltage V 0 is determined by the voltage reduction characteristic of the reference voltage circuit,
And when the output stage of the reference voltage circuit with NPN Darlington configuration, high when the output V R the resistance division point of the stabilized voltage, reduced voltage characteristic voltage of a low power supply terminal of the output voltage V 0 (hereinafter the power supply voltage it has a drawback in that it has until that V CC) (1.5V).
本発明の電源回路は、電源電圧から基準電圧を作成す
る基準電圧回路と、第１及び第２のNPNトランジスタの
エミッタを共通にしてなる差動対を有する誤差増幅器
と、前記誤差増幅器の制御を受け電源電圧から所定の出
力電圧を得る出力段とを備え、前記誤差増幅器の差動対
の前記第１のNPNトランジスタによる反転入力に前記基
準電圧回路の基準電圧を入力し、前記第２のNPNトラン
ジスタによる非反転入力に前記出力段の出力電圧に対応
する電圧を入力して構成する電源回路において、前記誤
差増幅器の差動対の前記第１のNPNトランジスタのコレ
クタとエミッタのそれぞれにコレクタとエミッタがそれ
ぞれ接続された第３のNPNトランジスタを有し、電源電
圧の低下に伴う基準電圧の低下による前記第１のNPNト
ランジスタのカットオフ時に、前記出力断からの出力電
圧のフィードバックを受け前記第３のNPNトランジスタ
が前記第２のNPNトランジスタと差動対を形成する基準
電圧補償手段を備えてる。A power supply circuit according to the present invention includes a reference voltage circuit for generating a reference voltage from a power supply voltage, an error amplifier having a differential pair having a common emitter of first and second NPN transistors, and a control of the error amplifier. An output stage for obtaining a predetermined output voltage from a receiving power supply voltage, wherein the reference voltage of the reference voltage circuit is input to an inverting input of the differential pair of the error amplifier by the first NPN transistor, and the second NPN In a power supply circuit configured by inputting a voltage corresponding to an output voltage of the output stage to a non-inverting input of a transistor, a collector and an emitter are respectively provided for a collector and an emitter of the first NPN transistor of the differential pair of the error amplifier. Has a third NPN transistor respectively connected thereto, and when the first NPN transistor is cut off due to a decrease in the reference voltage due to a decrease in the power supply voltage, And a reference voltage compensation means said third NPN transistor forming said second NPN transistor and the differential pair receiving the feedback of the output voltage from Chikaradan.
また、上記構成において、前記誤差増幅器が、前記差
動対の出力をそれぞれPNPカレントミラーで電源変換し
第４のNPNトランジスタを含むアクティブ・ロードに接
続した第１段と、エミッタ接地の第５のNPNトランジス
タを含む第２段とを有して構成され、前記出力段がエミ
ッタ接地のPNPトランジスタを有して構成され、前記基
準電圧補償手段が、エミッタ接地された第６のNPNトラ
ンジスタを有し、前記第６のNPNトランジスタのコレク
タ及びベース間を短絡し前記第３のNPNトランジスタの
ベースに接続しかつ抵抗を介して前記出力段の出力端子
に接続して構成されたものとすることができる。Further, in the above configuration, the error amplifier converts the output of the differential pair into a power supply using a PNP current mirror and connects the first stage to an active load including a fourth NPN transistor; A second stage including an NPN transistor, wherein the output stage includes a common-emitter PNP transistor, and the reference voltage compensating means includes a sixth common-emitter NPN transistor. The collector and the base of the sixth NPN transistor are short-circuited, connected to the base of the third NPN transistor, and connected to the output terminal of the output stage via a resistor. .
次に、本発明について図面を参照して説明する。 Next, the present invention will be described with reference to the drawings.
第１図は本発明の電源回路の一実施例の回路図、第２
図は第１図の回路の減電圧特性を示す図である。FIG. 1 is a circuit diagram of an embodiment of a power supply circuit according to the present invention.
The figure shows the voltage reduction characteristics of the circuit of FIG.
第１図の電源回路は、第３図の従来例の回路に対し、
出力端子27から抵抗器29を通してエミッタを接地したNP
Nトランジスタ30のコレクタ・ベースとNPNトランジスタ
31のベースとに接続し、NPNトランジスタ31のコレクタ
とエミッタとを誤差増幅器の差動対NPNトランジスタ２
のコレクタとエミッタとにそれぞれ接続した回路を付備
している。又NPNトランジスタ31はNPNトランジスタ30の
エミッタ面積より大きく設定している。The power supply circuit of FIG. 1 is different from the conventional circuit of FIG.
NP with emitter grounded from output terminal 27 through resistor 29
Collector and base of N transistor 30 and NPN transistor
Connect the collector and emitter of NPN transistor 31 to the differential pair NPN transistor 2 of the error amplifier.
And a circuit connected to the collector and the emitter, respectively. The NPN transistor 31 is set to be larger than the emitter area of the NPN transistor 30.
本回路の動作は従来例と同様であるが、第２図に示す
ように、出力電圧V0の減電圧特性は、基準電圧回路１の
出力VRがNPNトランジスタ２のOFFするベースエミッタ順
方向電圧となる前に、付備したNPNトランジスタ31がNPN
トランジスタ30とのエミッタ面積比により動作し、PNP
トランジスタ5,6及び抵抗器9,10のカレントミラーを通
してNPNトランジスタ17のベースに電流を供給し、PNPト
ランジスタ23を飽和させて、誤差増幅器の下限動作電圧
であるNPNトランジスタ17のベース電位が落ち始める電
源電圧（1.5V）まで動作する。While the operation of this circuit is similar to the conventional example, as shown in FIG. 2, reduced voltage characteristic of the output voltage V 0 is the base-emitter forward output V R of the reference voltage circuit 1 is OFF the NPN transistor 2 Before the voltage is reached, the NPN transistor 31
It operates by the emitter area ratio with the transistor 30, and the PNP
A current is supplied to the base of the NPN transistor 17 through the current mirrors of the transistors 5 and 6 and the resistors 9 and 10 to saturate the PNP transistor 23 and the base potential of the NPN transistor 17 which is the lower limit operating voltage of the error amplifier starts to drop. Operates up to the power supply voltage (1.5V).
また電源電圧VCCが上昇し、出力電圧V0が一定となっ
た状態では、NPNトランジスタ31はOFFしており、誤差増
幅器の入力オフセット電圧には影響を与えていない。In a state where the power supply voltage V CC has risen and the output voltage V 0 has become constant, the NPN transistor 31 is OFF and does not affect the input offset voltage of the error amplifier.
なお、本発明において、NPNトランジスタをPNPトラン
ジスタに、PNPトランジスタをNPNトランジスタに置き換
え、電源電圧の極性を逆にしても同様の効果が期待でき
る。In the present invention, the same effect can be expected even if the NPN transistor is replaced with a PNP transistor and the PNP transistor is replaced with an NPN transistor, and the polarity of the power supply voltage is reversed.
以上説明したように本発明は、誤差増幅器の基準電圧
が印加される反転入力のNPNトランジスタのコレクタと
エミッタとにそれぞれコレクタとエミッタとを接続した
NPNトランジスタを設け、そのベースに例えば抵抗器と
コレクタ及びベース間をショートしエミッタ接地したNP
Nトランジスタとを介して出力電圧を印加し、基準電圧
低下時の誤差増幅器の補償動作を行うことにより、電源
回路の出力電圧の減電圧特性が、電源電圧から基準電圧
を作成する基準電圧回路の減電圧特性に依ることがなく
なり、従来より低い電源電圧領域（1.5V）まで維持で
きる効果がある。As described above, in the present invention, the collector and the emitter are connected to the collector and the emitter of the inverting input NPN transistor to which the reference voltage of the error amplifier is applied, respectively.
An NPN transistor is provided, and its base is short-circuited, for example, a resistor, collector and base, and the emitter is grounded.
By applying the output voltage via the N-transistor and compensating the error amplifier when the reference voltage drops, the voltage drop characteristic of the output voltage of the power supply circuit is reduced by the reference voltage circuit that creates the reference voltage from the power supply voltage. There is an effect that the power supply voltage region (1.5 V) lower than the conventional one can be maintained without depending on the voltage reduction characteristics.
第１図は本発明の電源回路の一実施例の回路図、第２図
は第１図の回路の減電圧特性を示す図、第３図は従来の
電源回路の回路図、第４図は第３図の回路の減電圧特性
を示す図、第５図は基準電圧回路の一例を示す回路図で
ある。 １……基準電圧回路、2,3,13,14,17,18,30,31……NPNト
ランジスタ、５〜8,23……PNPトランジスタ、4,9〜12,1
5,16,19〜22,24,25,29,33〜35……抵抗器、21……コン
デンサ、26……電源端子、27……出力端子、29……接地
端子、36……定電圧ダイオード。FIG. 1 is a circuit diagram of an embodiment of the power supply circuit of the present invention, FIG. 2 is a diagram showing a reduced voltage characteristic of the circuit of FIG. 1, FIG. 3 is a circuit diagram of a conventional power supply circuit, and FIG. FIG. 3 is a diagram showing a voltage reduction characteristic of the circuit of FIG. 3, and FIG. 5 is a circuit diagram showing an example of a reference voltage circuit. 1 ... Reference voltage circuit, 2,3,13,14,17,18,30,31 ... NPN transistor, 5-8,23 ... PNP transistor, 4,9-12,1
5,16,19 ~ 22,24,25,29,33 ~ 35 ... resistor, 21 ... capacitor, 26 ... power supply terminal, 27 ... output terminal, 29 ... ground terminal, 36 ... constant voltage diode.
Claims (2)
回路と、第１及び第２のNPNトランジスタのエミッタを
共通にしてなる差動対を有する誤差増幅器と、前記誤差
増幅器の制御を受け電源電圧から所定の出力電圧を得る
出力段とを備え、前記誤差増幅器の差動対の前記第１の
NPNトランジスタによる反転入力に前記基準電圧回路の
基準電圧を入力し、前記第２のNPNトランジスタによる
非反転入力に前記出力段の出力電圧に対応する電圧を入
力して構成する電源回路において、前記誤差増幅器の差
動対の前記第１のNPNトランジスタのコレクタとエミッ
タのそれぞれにコレクタとエミッタがそれぞれ接続され
た第３のNPNトランジスタを有し、電源電圧の低下に伴
う基準電圧の低下による前記第１のNPNトランジスタの
カットオフ時に、前記出力段からの出力電圧のフィード
バックを受け前記第３のNPNトランジスタが前記第２のN
PNトランジスタと差動対を形成する基準電圧補償手段を
備えたことを特徴とする電源回路。1. A reference voltage circuit for generating a reference voltage from a power supply voltage, an error amplifier having a differential pair having a common emitter of first and second NPN transistors, and a power supply controlled by the error amplifier. An output stage for obtaining a predetermined output voltage from a voltage, wherein the first stage of the differential pair of the error amplifier is provided.
In a power supply circuit configured to input a reference voltage of the reference voltage circuit to an inverting input by an NPN transistor and input a voltage corresponding to an output voltage of the output stage to a non-inverting input by the second NPN transistor, A third NPN transistor having a collector and an emitter respectively connected to the collector and the emitter of the first NPN transistor of the differential pair of the amplifier; When the NPN transistor is cut off, the third NPN transistor receives feedback of the output voltage from the output stage and the third NPN transistor
A power supply circuit comprising: a reference voltage compensating unit that forms a differential pair with a PN transistor.
れぞれPNPカレントミラーで電流交換し第４のNPNトラン
ジスタを含むアクティブ・ロードに接続した第１段と、
エミッタ接地の第５のNPNトランジスタを含む第２段と
を有して構成され、前記出力段がエミッタ接地のPNPト
ランジスタを有して構成され、前記基準電圧補償手段
が、エミッタ接地された第６のNPNトランジスタを有
し、前記第６のNPNトランジスタのコレクタ及びベース
間を短絡し前記第３のNPNトランジスタのベースに接続
しかつ抵抗を介して前記出力段の出力端子に接続して構
成されたことを特徴とする請求項１記載の電源回路。2. A first stage in which the error amplifiers each exchange the current of the differential pair with a PNP current mirror and are connected to an active load including a fourth NPN transistor.
A second stage including a common-emitter fifth NPN transistor; the output stage includes a common-emitter PNP transistor; And the collector and base of the sixth NPN transistor are short-circuited, connected to the base of the third NPN transistor, and connected to the output terminal of the output stage via a resistor. The power supply circuit according to claim 1, wherein:
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| JP26988290A JP2702271B2 (en) | 1990-10-08 | 1990-10-08 | Power circuit |
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| JPH04148210A JPH04148210A (en) | 1992-05-21 |
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