JP2697823B2 - シエーデイング補正装置 - Google Patents
シエーデイング補正装置Info
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Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はCCD等を用いた画像読取装置におけるシエー
デイング補正装置に関するものである。 〔従来の技術〕 従来、CCDのビツトのバラツキや光源の照明むらなど
によるシエーデイングを除去するに際し、特に読み取っ
た画像信号をデジタル値に変換する画像読取装置では、
あらかじめ標準白色板を読み取り、各画素ごとにデジタ
ル値に変換した値を１ライン分メモリに記憶し、原稿読
み取り時には前記メモリの値に従ってA/D変換前のアナ
ログアンプの係数を変化させて画像信号のレベルを増減
することによりシエーデイング補正を行っていた。ある
いはアナログアンプの係数を変化させるかわりに、原稿
画像信号と前記標準白色板の値が記憶されたメモリの内
容とをROM（リードオンリーメモリ）に入力し、ROMの中
でシエーデイング補正に必要な演算を施すように構成さ
れていた。 〔発明が解決しようとしている問題点〕 上述従来例のいづれの場合も、シエーデイング補正を
行う際には原稿画像信号を標準白色板の信号で除算する
ことが必要となるが、実時間でデジタル信号の除算を実
行することが困難なため、その除算処理に代わるものと
して考え出された方法であった。 しかしながら上述第１の従来例においてはアナログア
ンプのゲインを変化させるためS/Nが一定でなかった
り、アンプの安定性を考慮しなければならないという欠
点があった。また上述第２の従来例ではROMによって除
算を行わせるため、例えば画像信号を8bitで扱うために
はROMは画像信号8bit、標準白色板信号8bit、出力8bit
で64Kのアドレス空間に各１バイトのデータの深さが必
要となり、実用範囲としては画像信号6bit（アドレス空
間4K）程度が限度であった。 〔問題点を解決するための手段〕 本発明は以上の点に鑑みてなされたもので、標準白色
板を読取って得た白データの逆数をもとにしたデータか
ら所定の定数を減算することにより基準データを生成す
る基準データ生成手段と、原稿読取りデータと前記基準
データとを乗算することにより補正データを生成する補
正データ生成手段と、前記原稿読取りデータを前記所定
の定数倍したデータと前記補正データとを加算し、加算
されたデータを前記所定の定数で除算することによりシ
ェーディング補正を行うシェーディング補正手段と、を
有することを特徴とするものである。 〔実施例〕 以下、実施例をもとに本発明の詳細な説明を行う。 第11図は、本発明を適用可能な原稿読取装置の簡略化
した構成図である。 原稿台209上に下向きに置かれた原稿を蛍光燈202で照
明し、反射ミラー203,205,光学レンズ206を介してライ
ン読み取りのCCD207上に原稿像を結像し、原稿の主走査
方向の読取りを行う。蛍光燈202,反射ミラー203,205は
不図示の光学系モータによりガイド・レール208に沿っ
て移動し原稿台209を走査し、副走査方向の読み取りを
行う。CCD207では原稿像を電気信号に変換する。本実施
例においては、蛍光燈202の発光むら、反射ミラー203,2
05の汚れ等による濃度むら、光学レンズ207の光度分布
のむら等の、いわゆるシエーデイングを除去するための
処理の基準となる標準白色板201を原稿走査に先だって
読み取る。しかる後原稿走査を行い標準白色板201の読
取り信号（標準白色板データ）に基づき、画信号補正を
行うものである。標準白色板201は全面を例えば白く均
一に塗ったものである。 第12図は、本発明を実施した画信号補正を行うための
原稿読取装置の回路構成例を示す図である。 原稿は、蛍光燈202により照明され、その反射光は光
学レンズ206を介してCCD207上に原稿像を結像する。CCD
207では、原稿像を電気信号に変換し、主走査一ライン
分のデータを主走査の同期信号に合わせてアナログ電気
信号として出力する。 増幅回路210では、この信号を増幅しA/D変換器211で
デジタル信号に変換し、シエーデイング補正回路212で
シエーデイングの補正された後、デジタル画信号出力と
して外部回路に接続される。 外部回路は、例えば２値化回路、デイザ処理回路等の
２値信号変換回路である。２値信号は、例えばLBP、画
像電子フアイル、電送装置等の機器に接続され利用され
る。 第12図において、制御回路221はシエーデイング補正
回路212や蛍光燈202の温調，調光の制御を行うための制
御回路で、本体制御回路223から指令を受けて動作を行
う。 本体制御回路223には、操作部224が接続され、原稿読
取り開始の指示や装置の状態表を行う。 調光回路218は蛍光燈202の光量を制御するための制御
回路であり、制御回路221の指示によりパルス幅変調に
よる点灯時間の制御により調光を行う。 サーミスタ213は、蛍光燈202の管壁温度を測定するた
めの温度センサーである。サーミスタ213の測定出力
は、A/D変換器222でA/D変換され、制御回路221に入力さ
れ、その入力データにより温調回路219、ドライバ回路2
20、保温用ヒータ214、冷却用フアン・モータ216を制御
することにより蛍光燈202の管壁温度を40℃前後の最も
蛍光燈が効率よく安定に発光するように制御を行う。 第１図は第12図示のシエーデイング補正回路212の第
１の実施例構成を示すブロツク図で、１は後述する補正
器、２は補正データを記憶するRAM、３はRAM2の書込み
及び読み出しアドレスを発生するためのカウンタ、４は
動作状態をCPU5からの指示により変化させるデコーダ、
５はマイクロコンピユータからなるCPU（第12図制御回
路221に対応）、６はCPUバスライン（BUS）、７はRAM2
にライト信号を発生するANDゲート、８〜11はRAM2の入
出力線を決定する３ステートバツフアである。 まず、はじめにCPU5はBUS6を経由してデコーダ４の４
出力、即ちＤ−BUSがＨ（ハイレベル）、CMPがＨ、SET
がＨ、MODEがＨとなるよう設定する。この状態におい
て、デコーダ４のMODE出力がＨによりRAM2のRE（リード
イネーブル）はＨであるから書込み待機となっている。
また、デコーダ４のCMP出力がＨにより３ステートバツ
フア９がアクテイブであることからRAM2のデータ入力に
は入力信号ISがそのまま与えられている。また、アンド
ゲート７はデコーダ４のMODE出力がＨにより、クロツク
信号CLKをそのまま出力しているので、RAM2はカウンタ
３から与えられている現在のアドレスに入力信号ISを書
き込んでいる状態である。 このとき入力信号ISとして前述の標準白色板データを
与え、カウンタ３のRST入力にHSYNC（水平同期信号）を
与えると、カウンタ３はＱ出力を０から順に増加させて
いき、すなわちRAM2に０から順に増加するアドレス信号
を与え、それぞれのアドレスに標準白色板データを各画
素毎に書き込んでいく。ただし、入力信号ISは、前述の
如くCCD207の出力をA/D変換したデジタル画像信号であ
って、カウンタ３に与えるクロツクとTHSYNに各画素の
デジタル画像信号が同期しているものとする。また、CC
D207は限定されないが説明のために4096ビツトのもので
あるとし、従って、RAM2のアドレス空間は4096であり、
カウンタ３のＱ出力も12ビツトとする。 以上の作業によりRAM2には一ライン分の標準白色板デ
ータが取り込まれる。ところでシエーデイング補正は前
述の如く原稿を照明する光源のむらや、CCD207のビツト
間の感度バラツキ等を補正するもので、標準白色板201
の輝度データをRs、原稿読み取り入力をRi、補正データ
をRcとすれば、 の演算を行うことにより達成される。 いま、Rs,Ri,Rcともに８ビツトとして最も暗い状態を
OO(HEX)、明るい状態をFF(HEX)とすると、 と表わすことができる。 （２）式を変形すると、 となり、ここで、 とおくと、 となり、定数ｋが２のべき乗の値であるかぎり、上式は
１個の加算器と１個の乗算器により簡単にハードウエア
で構成できることがわかる。即ち、第１図の補正器１の
Ａに読取り入力Ri,BにDsを印加し、補正器１にて（５）
式の演算を行うことにより、読み取り入力Riに対するシ
エーデイング補正が実行される。 しかしながら、（５）式によりシエーデイング補正を
行うためにはRsとDsの間で（４）式に対応する変換を行
う必要がある。ここで、RAM2は深さが８ビツト、BUS6の
データ線も８ビツトであるとし、標準白色は最大値の50
％程度まで許容するとすれば、Rsの最小値は80であるか
らｋは100までとることができる（Dsが８ビツト以下に
おさめる必要がある為）。従って（４）式は最大で となり、この値は16ビツトのCPUで容易に計算できるも
のであり、16ビツト系のCPUであれば演算することな
く、テーブル変換で行っても良い。 このDsを求める手順を以下に説明する。RAM2には現在
標準白色板データ、すなわちRsが取り込まれている。そ
こでカウンタ３のHSYNCとCLKをとめた上でCPU5の指示に
よりデコーダ４の出力を、Ｄ−BUSがＬ（ローレベ
ル）、CMPがＬ、SETがＨ、MODEがＬとなるよう設定し、
これによりRAM2をリードイネーブルとして３ステートバ
ツフア8,10をアクテイブにする。そこで、BUS6に適当な
データをたとえば０を出力し、デコーダ４のSET出力を
Ｌにすることによりカウンタ３には３ステートバツフア
10を介して０がセツトされる。この時点でデコーダ４の
Ｄ−BUSをＨにし、３ステートブツフア10をインアクテ
イブにし、３ステートバツフア11をアクテイブにする
と、BUS6にはRAM2の０番地の標準白色板データが３ステ
ートバツフア8,11を介して出力されるので、CPU5は
（４）式に従ってRsからDsへの変換を行い、DsをBUS6に
出力する。 ここでデコーダ４のＤ−BUSをＬにし、CMPをＨ、MODE
をＨにすることにより、RAM2のデータ入力にはBUS6から
ステートバツフア10,9を介してDsが与えられるので、CL
Kを１パルス与えることにより、RAMの０番地にこのDsの
値が書き込まれる。 この時点でカウンタ３は１番地を示しているので、以
後同様な操作によりRAM2の１番地から4095番地の標準白
色データをCPU5に順次取り込み、（４）式の変換を行っ
てRAM2の同一番地に再格納することにより、RAM2の内容
を標準白色板データRsから対応するDsに書き変えること
ができる。 以上の操作の後、デコーダ４をＤ−BUSがＨ、CMPが
Ｌ、SETがＨ、MODEがＬとなるようにセツトし、HSYNとC
LKを与えると、RAM2のDATA出力から３ステートバツフア
８を経由して、HSYNCが与えられるたびに０番地からク
ロツクCLKに同期してDsを補正器１のＢ入力に与えるこ
とになる。 次に第２図に従って、補正器１の詳細な構成について
説明する。20は後述する乗算器、21は10ビツトの加算
器、22は10ビツトのセツト端子付DFF（フリツプフロツ
プ）、23は10ビツトのDFFで、ただしクロツク入力は省
略してある。24は10ビツトの加算器、25はROMで、例え
ばlog変換のルツクアツプテーブル（LUT）であり、これ
により輝度−濃度変換する。 前述した、（５）式は（ ）内の第１項が補正前の原
稿データ成分であり、第２項が補正分である。従って、
乗算器20は（５）式における補正分の演算（Ri・Ds）を
行い、加算器21によって原稿データ成分と補正分の加算
（Ri・ｋ＋Ri・Ds）を行っている。第２図においては定
数ｋを４にとっており、それに対応して乗算器20も簡易
型を用いている。 具体的にはCCD207からの原稿読取り信号は、まず、ク
ロツク信号に同期して乗算器20のＡ入力に与えられる。
また、前述の様にして白色基準板データから得られたRA
M2に格納されている補正係数Dsはクロツクに同期して第
２図Ｂから乗算器20のＣ入力に与えられる。乗算器20は
Ｄ入力とＣ入力の積を演算し、上位９ビツトをＭより出
力する。ここでｋ＝４ととっているため乗算器20の出力
と、画像読取り信号の桁を合わせるため原稿読取り信号
を２桁シフトし加算器21のＡ入力に入れ、Ｂ入力に乗算
器20の出力を与え、加算器21のＳ出力よりシエーデイン
グ補正後の出力を得ている。 尚、シエーテイング補正では原理上標準白色板201よ
り輝度の高いデータはないものとして扱うので加算器21
はいかなる入力信号に対してもキヤリーは発生しない
が、標準白色データより輝度の高いデータに対してはキ
ヤリーは発生しうる。そこでキヤリーが発生した場合は
エラーであるが、画像品位上大きな問題とならないよう
データを最大輝度にするようにDFF22をセツトする。 DFF22でエラー処理されたデータはDFF23で１画素分ホ
ールドされ、その前後の２画素分のデータが加算器24に
より加算され、２画素の合成データを作っている。この
合成データはROMで構成されたlog変換を行うLUT25に与
えられるが、log変換では高輝度領域ではデータが圧縮
され、低輝度領域では伸張されるので低輝度領域ではな
めらかな階調が得にくい。しかしながら（５）式におけ
る（ ）外の1/kの処理を（ ）内の処理に対応する加
算器21の出力で行わず、加算器21では少数以下２位まで
２出力し、さらに画像の非連続性を利用して２画素の加
算を行い、疑似的に少数以下第３位を作成し、log変換
的に10ビツトで演算したあとで1/kと1/2を行うことで低
輝度領域でもなめらかな階調を得ている。 第３図は第２図示の乗算器20の詳細な構成例であっ
て、49〜52は後述の演算を行う演算器、53〜55は９ビツ
トの加算器である。また、第４図は第３図の演算器49〜
52の各構成例を示すもので、31〜46はANDゲート、47〜4
8は４ビツトの加算器である。 第４図から明らかなように、演算器49〜52は Ｍ＝C1・Ｄ＋C0・D/2 の演算を行い、D/2の少数部を４捨５入している。 今、演算器49の出力をＭ１＋1/2，演算器50の出力を
Ｍ1/4＋1/2，演算器51の出力をＭ1/16＋1/32，演算器52
の出力をＭ1/64＋1/128とすると、加算器53のＡとＢで
はＭ１＋1/2とＭ1/4＋1/8を２ビツトシフトして加算し
ているので、その出力S1は となる。 また、同様に加算器54の出力Ｓ1/16は となるので、互いに４ビツトシフトして加算している加
算器55の出力Ｓはとなる。そして、その出力のM1とM0のビツトの間に少数
点を仮想することにより Ｍ＝Ｃ・Ｄ が得られる。 第５図は本発明の第２の実施例でｋ＝100となったと
きの精度の良いシエーデイング補正を行う第１図の補正
器１の詳細図である。第５図において60は後述する８ビ
ツト×８ビツト，出力16ビツトの乗算器,61は16ビツト
の加算器で上位11ビツトを出力している。62は後述する
11ビツトのオアゲートで、それぞれのオアゲートの１本
の入力は共通になっている。63は11ビツトのDFF、64は1
1ビツトの加算器、65は12ビツトアドレスの4KバイトのL
UT用のROMである。 第６図は第５図示の乗算器60の構成を示し、90,91は
後述の演算器、92は16ビツトの加算器である。また、第
７図は第６図示の演算器90,91の構成を示し、87,88は後
述の演算器、89は12ビツトの加算器である。 まず、第８図を用いて第７図示の演算器87,88を説明
する。70〜85はアンドゲートで、アンドゲート70〜77は
C1により制御され、アンドゲート78〜85はC0により制御
されている。86は９ビツトの加算器でアンドゲート70〜
85で制御された入力Ｄが１ビツトシフトされているの
で、加算器86の出力Ｓは、 Ｓ＝２・C1・Ｄ＋C0・Ｄ である。 第７図において加算器89の入力A,Bには演算器87と88
の出力が２ビツトシフトされて接続されているので、出
力Ｓは、 Ｓ＝８・C3・Ｄ＋４・C2・Ｄ＋２・C1・Ｄ＋C0・Ｄ である。 第６図において、加算器92の入力A,Bには演算器90と9
1の出力が４ビツトシフトされて接続されているので出
力Ｓは Ｓ＝128・C7・Ｄ＋64・C6・Ｄ＋32・C5・Ｄ＋16・C4
・Ｄ ＋８・C8・Ｄ＋４・C2・Ｄ＋２・C1・Ｄ＋C0＋Ｄ である。従って第５図の乗算器60のＭ出力は Ｍ＝Ｄ・Ｃ であり、仮想的にはM8とM7の間に少数点を持つ。 加算器61のＢ入力には小数点がbit7とbit8の間にある
Ri・Dsが与えられているので、Ａ入力には８ビツトシフ
トした原稿画像信号Riを与える必要がある。ここで発生
するオーバーフローエラーに対してはオアゲート62にお
いて対処している。第９図はオアゲート62の詳細図であ
り、100〜110は11個の２入力オアゲートで、それぞれ一
方の入力が共通に接続され、この共通線が１のときは他
の入力に関係なく、出力をすべて１にセツトしている。
第５図において加算器61のキヤリー出力はオアゲート62
を構成する11個のオアゲートの共通線に接続されている
ので、キヤリーが発生しないときはオアゲート62の出力
は加算器61の出力と同じであり、キヤリーが発生したと
きはすべて最高輝度となるよう動作する。 オアゲート62の出力は図示されない画像クロツクによ
りDFF63に取り込まれるので、第１図示の実施例と同様
に加算器64の作用により疑似的に１ビツト増加した信号
となり、更に12ビツトの信号がLUT65によりlog変換さ
れ、LUT65の中で1/100と1/2の演算が行われている。 第10図は本発明の第３の実施例で、第１図示と同一の
構成のものには同一番号を付し、説明を省略している。
120は標準白色板データに基づくデータを格納するRAMで
あり、一方のポートが３ステートバツフア8,9に接続さ
れ、画像クロツクに同期してデータが入出力され、他の
ポートはCPU5からBUS6を経由してデータが入出力される
よう構成されている。また、121はCPU5からBUS6を介し
たデータに基づきデコード出力を行うデコーダである。 この実施例においてはデコーダ121をはじめにSETをH,
REをH,WEをH,MODEをH,CMPをＬにすることにより、第１
図示の実施例と同様にRAM120に標準白色板データRsを取
り込む。 次にデコーダ121の出力REをＬにすることにより、CPU
5はRAM120の任意のアドレスのデータを読み取り、更
に、REをH,WEをＬにすることにより、RAM120の任意のア
ドレスにデータを書き込めるので第１図示の実施例と同
様にRAM120の内容をRsからDsに変換する。 CPU5によりRAM120の内容をDsに置き換えたならばデコ
ーダ121のREをH,WEをH,MODEをL,CMPをＨにすることによ
り、第１図示の実施例と同様に原稿画像の読取りデータ
に対して、RAM120に格納されているデータに基づいてシ
エーデイング補正を行う。 〔発明の効果〕 以上説明したように、本発明では、標準白色板を読取
って得た白データの逆数をもとにしたデータから所定の
定数を減算することにより基準データを生成する基準デ
ータ生成手段と、原稿読取りデータと前記基準データと
を乗算することにより補正データを生成する補正データ
生成手段と、前記原稿読取りデータを前記所定の定数倍
したデータと前記補正データとを加算し、加算されたデ
ータを前記所定の定数で除算することによりシェーディ
ング補正を行うシェーディング補正手段と、を有するよ
うに構成したことで、処理系のメモリ容量の増加を招く
ことなく、シェーディング補正を確実に、しかも高速で
行なうことができるようになった。
デイング補正装置に関するものである。 〔従来の技術〕 従来、CCDのビツトのバラツキや光源の照明むらなど
によるシエーデイングを除去するに際し、特に読み取っ
た画像信号をデジタル値に変換する画像読取装置では、
あらかじめ標準白色板を読み取り、各画素ごとにデジタ
ル値に変換した値を１ライン分メモリに記憶し、原稿読
み取り時には前記メモリの値に従ってA/D変換前のアナ
ログアンプの係数を変化させて画像信号のレベルを増減
することによりシエーデイング補正を行っていた。ある
いはアナログアンプの係数を変化させるかわりに、原稿
画像信号と前記標準白色板の値が記憶されたメモリの内
容とをROM（リードオンリーメモリ）に入力し、ROMの中
でシエーデイング補正に必要な演算を施すように構成さ
れていた。 〔発明が解決しようとしている問題点〕 上述従来例のいづれの場合も、シエーデイング補正を
行う際には原稿画像信号を標準白色板の信号で除算する
ことが必要となるが、実時間でデジタル信号の除算を実
行することが困難なため、その除算処理に代わるものと
して考え出された方法であった。 しかしながら上述第１の従来例においてはアナログア
ンプのゲインを変化させるためS/Nが一定でなかった
り、アンプの安定性を考慮しなければならないという欠
点があった。また上述第２の従来例ではROMによって除
算を行わせるため、例えば画像信号を8bitで扱うために
はROMは画像信号8bit、標準白色板信号8bit、出力8bit
で64Kのアドレス空間に各１バイトのデータの深さが必
要となり、実用範囲としては画像信号6bit（アドレス空
間4K）程度が限度であった。 〔問題点を解決するための手段〕 本発明は以上の点に鑑みてなされたもので、標準白色
板を読取って得た白データの逆数をもとにしたデータか
ら所定の定数を減算することにより基準データを生成す
る基準データ生成手段と、原稿読取りデータと前記基準
データとを乗算することにより補正データを生成する補
正データ生成手段と、前記原稿読取りデータを前記所定
の定数倍したデータと前記補正データとを加算し、加算
されたデータを前記所定の定数で除算することによりシ
ェーディング補正を行うシェーディング補正手段と、を
有することを特徴とするものである。 〔実施例〕 以下、実施例をもとに本発明の詳細な説明を行う。 第11図は、本発明を適用可能な原稿読取装置の簡略化
した構成図である。 原稿台209上に下向きに置かれた原稿を蛍光燈202で照
明し、反射ミラー203,205,光学レンズ206を介してライ
ン読み取りのCCD207上に原稿像を結像し、原稿の主走査
方向の読取りを行う。蛍光燈202,反射ミラー203,205は
不図示の光学系モータによりガイド・レール208に沿っ
て移動し原稿台209を走査し、副走査方向の読み取りを
行う。CCD207では原稿像を電気信号に変換する。本実施
例においては、蛍光燈202の発光むら、反射ミラー203,2
05の汚れ等による濃度むら、光学レンズ207の光度分布
のむら等の、いわゆるシエーデイングを除去するための
処理の基準となる標準白色板201を原稿走査に先だって
読み取る。しかる後原稿走査を行い標準白色板201の読
取り信号（標準白色板データ）に基づき、画信号補正を
行うものである。標準白色板201は全面を例えば白く均
一に塗ったものである。 第12図は、本発明を実施した画信号補正を行うための
原稿読取装置の回路構成例を示す図である。 原稿は、蛍光燈202により照明され、その反射光は光
学レンズ206を介してCCD207上に原稿像を結像する。CCD
207では、原稿像を電気信号に変換し、主走査一ライン
分のデータを主走査の同期信号に合わせてアナログ電気
信号として出力する。 増幅回路210では、この信号を増幅しA/D変換器211で
デジタル信号に変換し、シエーデイング補正回路212で
シエーデイングの補正された後、デジタル画信号出力と
して外部回路に接続される。 外部回路は、例えば２値化回路、デイザ処理回路等の
２値信号変換回路である。２値信号は、例えばLBP、画
像電子フアイル、電送装置等の機器に接続され利用され
る。 第12図において、制御回路221はシエーデイング補正
回路212や蛍光燈202の温調，調光の制御を行うための制
御回路で、本体制御回路223から指令を受けて動作を行
う。 本体制御回路223には、操作部224が接続され、原稿読
取り開始の指示や装置の状態表を行う。 調光回路218は蛍光燈202の光量を制御するための制御
回路であり、制御回路221の指示によりパルス幅変調に
よる点灯時間の制御により調光を行う。 サーミスタ213は、蛍光燈202の管壁温度を測定するた
めの温度センサーである。サーミスタ213の測定出力
は、A/D変換器222でA/D変換され、制御回路221に入力さ
れ、その入力データにより温調回路219、ドライバ回路2
20、保温用ヒータ214、冷却用フアン・モータ216を制御
することにより蛍光燈202の管壁温度を40℃前後の最も
蛍光燈が効率よく安定に発光するように制御を行う。 第１図は第12図示のシエーデイング補正回路212の第
１の実施例構成を示すブロツク図で、１は後述する補正
器、２は補正データを記憶するRAM、３はRAM2の書込み
及び読み出しアドレスを発生するためのカウンタ、４は
動作状態をCPU5からの指示により変化させるデコーダ、
５はマイクロコンピユータからなるCPU（第12図制御回
路221に対応）、６はCPUバスライン（BUS）、７はRAM2
にライト信号を発生するANDゲート、８〜11はRAM2の入
出力線を決定する３ステートバツフアである。 まず、はじめにCPU5はBUS6を経由してデコーダ４の４
出力、即ちＤ−BUSがＨ（ハイレベル）、CMPがＨ、SET
がＨ、MODEがＨとなるよう設定する。この状態におい
て、デコーダ４のMODE出力がＨによりRAM2のRE（リード
イネーブル）はＨであるから書込み待機となっている。
また、デコーダ４のCMP出力がＨにより３ステートバツ
フア９がアクテイブであることからRAM2のデータ入力に
は入力信号ISがそのまま与えられている。また、アンド
ゲート７はデコーダ４のMODE出力がＨにより、クロツク
信号CLKをそのまま出力しているので、RAM2はカウンタ
３から与えられている現在のアドレスに入力信号ISを書
き込んでいる状態である。 このとき入力信号ISとして前述の標準白色板データを
与え、カウンタ３のRST入力にHSYNC（水平同期信号）を
与えると、カウンタ３はＱ出力を０から順に増加させて
いき、すなわちRAM2に０から順に増加するアドレス信号
を与え、それぞれのアドレスに標準白色板データを各画
素毎に書き込んでいく。ただし、入力信号ISは、前述の
如くCCD207の出力をA/D変換したデジタル画像信号であ
って、カウンタ３に与えるクロツクとTHSYNに各画素の
デジタル画像信号が同期しているものとする。また、CC
D207は限定されないが説明のために4096ビツトのもので
あるとし、従って、RAM2のアドレス空間は4096であり、
カウンタ３のＱ出力も12ビツトとする。 以上の作業によりRAM2には一ライン分の標準白色板デ
ータが取り込まれる。ところでシエーデイング補正は前
述の如く原稿を照明する光源のむらや、CCD207のビツト
間の感度バラツキ等を補正するもので、標準白色板201
の輝度データをRs、原稿読み取り入力をRi、補正データ
をRcとすれば、 の演算を行うことにより達成される。 いま、Rs,Ri,Rcともに８ビツトとして最も暗い状態を
OO(HEX)、明るい状態をFF(HEX)とすると、 と表わすことができる。 （２）式を変形すると、 となり、ここで、 とおくと、 となり、定数ｋが２のべき乗の値であるかぎり、上式は
１個の加算器と１個の乗算器により簡単にハードウエア
で構成できることがわかる。即ち、第１図の補正器１の
Ａに読取り入力Ri,BにDsを印加し、補正器１にて（５）
式の演算を行うことにより、読み取り入力Riに対するシ
エーデイング補正が実行される。 しかしながら、（５）式によりシエーデイング補正を
行うためにはRsとDsの間で（４）式に対応する変換を行
う必要がある。ここで、RAM2は深さが８ビツト、BUS6の
データ線も８ビツトであるとし、標準白色は最大値の50
％程度まで許容するとすれば、Rsの最小値は80であるか
らｋは100までとることができる（Dsが８ビツト以下に
おさめる必要がある為）。従って（４）式は最大で となり、この値は16ビツトのCPUで容易に計算できるも
のであり、16ビツト系のCPUであれば演算することな
く、テーブル変換で行っても良い。 このDsを求める手順を以下に説明する。RAM2には現在
標準白色板データ、すなわちRsが取り込まれている。そ
こでカウンタ３のHSYNCとCLKをとめた上でCPU5の指示に
よりデコーダ４の出力を、Ｄ−BUSがＬ（ローレベ
ル）、CMPがＬ、SETがＨ、MODEがＬとなるよう設定し、
これによりRAM2をリードイネーブルとして３ステートバ
ツフア8,10をアクテイブにする。そこで、BUS6に適当な
データをたとえば０を出力し、デコーダ４のSET出力を
Ｌにすることによりカウンタ３には３ステートバツフア
10を介して０がセツトされる。この時点でデコーダ４の
Ｄ−BUSをＨにし、３ステートブツフア10をインアクテ
イブにし、３ステートバツフア11をアクテイブにする
と、BUS6にはRAM2の０番地の標準白色板データが３ステ
ートバツフア8,11を介して出力されるので、CPU5は
（４）式に従ってRsからDsへの変換を行い、DsをBUS6に
出力する。 ここでデコーダ４のＤ−BUSをＬにし、CMPをＨ、MODE
をＨにすることにより、RAM2のデータ入力にはBUS6から
ステートバツフア10,9を介してDsが与えられるので、CL
Kを１パルス与えることにより、RAMの０番地にこのDsの
値が書き込まれる。 この時点でカウンタ３は１番地を示しているので、以
後同様な操作によりRAM2の１番地から4095番地の標準白
色データをCPU5に順次取り込み、（４）式の変換を行っ
てRAM2の同一番地に再格納することにより、RAM2の内容
を標準白色板データRsから対応するDsに書き変えること
ができる。 以上の操作の後、デコーダ４をＤ−BUSがＨ、CMPが
Ｌ、SETがＨ、MODEがＬとなるようにセツトし、HSYNとC
LKを与えると、RAM2のDATA出力から３ステートバツフア
８を経由して、HSYNCが与えられるたびに０番地からク
ロツクCLKに同期してDsを補正器１のＢ入力に与えるこ
とになる。 次に第２図に従って、補正器１の詳細な構成について
説明する。20は後述する乗算器、21は10ビツトの加算
器、22は10ビツトのセツト端子付DFF（フリツプフロツ
プ）、23は10ビツトのDFFで、ただしクロツク入力は省
略してある。24は10ビツトの加算器、25はROMで、例え
ばlog変換のルツクアツプテーブル（LUT）であり、これ
により輝度−濃度変換する。 前述した、（５）式は（ ）内の第１項が補正前の原
稿データ成分であり、第２項が補正分である。従って、
乗算器20は（５）式における補正分の演算（Ri・Ds）を
行い、加算器21によって原稿データ成分と補正分の加算
（Ri・ｋ＋Ri・Ds）を行っている。第２図においては定
数ｋを４にとっており、それに対応して乗算器20も簡易
型を用いている。 具体的にはCCD207からの原稿読取り信号は、まず、ク
ロツク信号に同期して乗算器20のＡ入力に与えられる。
また、前述の様にして白色基準板データから得られたRA
M2に格納されている補正係数Dsはクロツクに同期して第
２図Ｂから乗算器20のＣ入力に与えられる。乗算器20は
Ｄ入力とＣ入力の積を演算し、上位９ビツトをＭより出
力する。ここでｋ＝４ととっているため乗算器20の出力
と、画像読取り信号の桁を合わせるため原稿読取り信号
を２桁シフトし加算器21のＡ入力に入れ、Ｂ入力に乗算
器20の出力を与え、加算器21のＳ出力よりシエーデイン
グ補正後の出力を得ている。 尚、シエーテイング補正では原理上標準白色板201よ
り輝度の高いデータはないものとして扱うので加算器21
はいかなる入力信号に対してもキヤリーは発生しない
が、標準白色データより輝度の高いデータに対してはキ
ヤリーは発生しうる。そこでキヤリーが発生した場合は
エラーであるが、画像品位上大きな問題とならないよう
データを最大輝度にするようにDFF22をセツトする。 DFF22でエラー処理されたデータはDFF23で１画素分ホ
ールドされ、その前後の２画素分のデータが加算器24に
より加算され、２画素の合成データを作っている。この
合成データはROMで構成されたlog変換を行うLUT25に与
えられるが、log変換では高輝度領域ではデータが圧縮
され、低輝度領域では伸張されるので低輝度領域ではな
めらかな階調が得にくい。しかしながら（５）式におけ
る（ ）外の1/kの処理を（ ）内の処理に対応する加
算器21の出力で行わず、加算器21では少数以下２位まで
２出力し、さらに画像の非連続性を利用して２画素の加
算を行い、疑似的に少数以下第３位を作成し、log変換
的に10ビツトで演算したあとで1/kと1/2を行うことで低
輝度領域でもなめらかな階調を得ている。 第３図は第２図示の乗算器20の詳細な構成例であっ
て、49〜52は後述の演算を行う演算器、53〜55は９ビツ
トの加算器である。また、第４図は第３図の演算器49〜
52の各構成例を示すもので、31〜46はANDゲート、47〜4
8は４ビツトの加算器である。 第４図から明らかなように、演算器49〜52は Ｍ＝C1・Ｄ＋C0・D/2 の演算を行い、D/2の少数部を４捨５入している。 今、演算器49の出力をＭ１＋1/2，演算器50の出力を
Ｍ1/4＋1/2，演算器51の出力をＭ1/16＋1/32，演算器52
の出力をＭ1/64＋1/128とすると、加算器53のＡとＢで
はＭ１＋1/2とＭ1/4＋1/8を２ビツトシフトして加算し
ているので、その出力S1は となる。 また、同様に加算器54の出力Ｓ1/16は となるので、互いに４ビツトシフトして加算している加
算器55の出力Ｓはとなる。そして、その出力のM1とM0のビツトの間に少数
点を仮想することにより Ｍ＝Ｃ・Ｄ が得られる。 第５図は本発明の第２の実施例でｋ＝100となったと
きの精度の良いシエーデイング補正を行う第１図の補正
器１の詳細図である。第５図において60は後述する８ビ
ツト×８ビツト，出力16ビツトの乗算器,61は16ビツト
の加算器で上位11ビツトを出力している。62は後述する
11ビツトのオアゲートで、それぞれのオアゲートの１本
の入力は共通になっている。63は11ビツトのDFF、64は1
1ビツトの加算器、65は12ビツトアドレスの4KバイトのL
UT用のROMである。 第６図は第５図示の乗算器60の構成を示し、90,91は
後述の演算器、92は16ビツトの加算器である。また、第
７図は第６図示の演算器90,91の構成を示し、87,88は後
述の演算器、89は12ビツトの加算器である。 まず、第８図を用いて第７図示の演算器87,88を説明
する。70〜85はアンドゲートで、アンドゲート70〜77は
C1により制御され、アンドゲート78〜85はC0により制御
されている。86は９ビツトの加算器でアンドゲート70〜
85で制御された入力Ｄが１ビツトシフトされているの
で、加算器86の出力Ｓは、 Ｓ＝２・C1・Ｄ＋C0・Ｄ である。 第７図において加算器89の入力A,Bには演算器87と88
の出力が２ビツトシフトされて接続されているので、出
力Ｓは、 Ｓ＝８・C3・Ｄ＋４・C2・Ｄ＋２・C1・Ｄ＋C0・Ｄ である。 第６図において、加算器92の入力A,Bには演算器90と9
1の出力が４ビツトシフトされて接続されているので出
力Ｓは Ｓ＝128・C7・Ｄ＋64・C6・Ｄ＋32・C5・Ｄ＋16・C4
・Ｄ ＋８・C8・Ｄ＋４・C2・Ｄ＋２・C1・Ｄ＋C0＋Ｄ である。従って第５図の乗算器60のＭ出力は Ｍ＝Ｄ・Ｃ であり、仮想的にはM8とM7の間に少数点を持つ。 加算器61のＢ入力には小数点がbit7とbit8の間にある
Ri・Dsが与えられているので、Ａ入力には８ビツトシフ
トした原稿画像信号Riを与える必要がある。ここで発生
するオーバーフローエラーに対してはオアゲート62にお
いて対処している。第９図はオアゲート62の詳細図であ
り、100〜110は11個の２入力オアゲートで、それぞれ一
方の入力が共通に接続され、この共通線が１のときは他
の入力に関係なく、出力をすべて１にセツトしている。
第５図において加算器61のキヤリー出力はオアゲート62
を構成する11個のオアゲートの共通線に接続されている
ので、キヤリーが発生しないときはオアゲート62の出力
は加算器61の出力と同じであり、キヤリーが発生したと
きはすべて最高輝度となるよう動作する。 オアゲート62の出力は図示されない画像クロツクによ
りDFF63に取り込まれるので、第１図示の実施例と同様
に加算器64の作用により疑似的に１ビツト増加した信号
となり、更に12ビツトの信号がLUT65によりlog変換さ
れ、LUT65の中で1/100と1/2の演算が行われている。 第10図は本発明の第３の実施例で、第１図示と同一の
構成のものには同一番号を付し、説明を省略している。
120は標準白色板データに基づくデータを格納するRAMで
あり、一方のポートが３ステートバツフア8,9に接続さ
れ、画像クロツクに同期してデータが入出力され、他の
ポートはCPU5からBUS6を経由してデータが入出力される
よう構成されている。また、121はCPU5からBUS6を介し
たデータに基づきデコード出力を行うデコーダである。 この実施例においてはデコーダ121をはじめにSETをH,
REをH,WEをH,MODEをH,CMPをＬにすることにより、第１
図示の実施例と同様にRAM120に標準白色板データRsを取
り込む。 次にデコーダ121の出力REをＬにすることにより、CPU
5はRAM120の任意のアドレスのデータを読み取り、更
に、REをH,WEをＬにすることにより、RAM120の任意のア
ドレスにデータを書き込めるので第１図示の実施例と同
様にRAM120の内容をRsからDsに変換する。 CPU5によりRAM120の内容をDsに置き換えたならばデコ
ーダ121のREをH,WEをH,MODEをL,CMPをＨにすることによ
り、第１図示の実施例と同様に原稿画像の読取りデータ
に対して、RAM120に格納されているデータに基づいてシ
エーデイング補正を行う。 〔発明の効果〕 以上説明したように、本発明では、標準白色板を読取
って得た白データの逆数をもとにしたデータから所定の
定数を減算することにより基準データを生成する基準デ
ータ生成手段と、原稿読取りデータと前記基準データと
を乗算することにより補正データを生成する補正データ
生成手段と、前記原稿読取りデータを前記所定の定数倍
したデータと前記補正データとを加算し、加算されたデ
ータを前記所定の定数で除算することによりシェーディ
ング補正を行うシェーディング補正手段と、を有するよ
うに構成したことで、処理系のメモリ容量の増加を招く
ことなく、シェーディング補正を確実に、しかも高速で
行なうことができるようになった。
【図面の簡単な説明】
第１図は本発明を適用したシエーデイング補正回路212
の構成を示すブロツク図、第２図は補正器１の構成を示
すブロツク図、第３図は乗算器20の構成を示すブロツク
図、第４図は演算器49〜52の構成を示すブロツク図、第
５図は補正器１の他の構成を示すブロツク図、第６図は
乗算器60の構成を示すブロツク図、第７図は演算器90,9
1の構成を示すブロツク図、第８図は演算器87,88の構成
を示すブロツク図、第９図はオアゲート62の構成を示す
ブロツク図、第10図はシエーデイング補正回路212の他
の構成を示すブロツク図、第11図は原稿読取装置の構成
図、第12図は原稿読取装置の回路構成を示すブロツク図
であり、 １は補正器、２はRAM、３はカウンタ、４はデコーダ、
５はCPU、６はBUS、20は乗算器、21,24は加算器、25はL
UTである。
の構成を示すブロツク図、第２図は補正器１の構成を示
すブロツク図、第３図は乗算器20の構成を示すブロツク
図、第４図は演算器49〜52の構成を示すブロツク図、第
５図は補正器１の他の構成を示すブロツク図、第６図は
乗算器60の構成を示すブロツク図、第７図は演算器90,9
1の構成を示すブロツク図、第８図は演算器87,88の構成
を示すブロツク図、第９図はオアゲート62の構成を示す
ブロツク図、第10図はシエーデイング補正回路212の他
の構成を示すブロツク図、第11図は原稿読取装置の構成
図、第12図は原稿読取装置の回路構成を示すブロツク図
であり、 １は補正器、２はRAM、３はカウンタ、４はデコーダ、
５はCPU、６はBUS、20は乗算器、21,24は加算器、25はL
UTである。
Claims (1)
- (57)【特許請求の範囲】 １．標準白色板を読取って得た白データの逆数をもとに
したデータから所定の定数を減算することにより基準デ
ータを生成する基準データ生成手段と、 原稿読取りデータと前記基準データとを乗算することに
より補正データを生成する補正データ生成手段と、 前記原稿読取りデータを前記所定の定数倍したデータと
前記補正データとを加算し、加算されたデータを前記所
定の定数で除算することによりシェーディング補正を行
うシェーディング補正手段と、 を有することを特徴とするシェーディング補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62156142A JP2697823B2 (ja) | 1987-06-23 | 1987-06-23 | シエーデイング補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62156142A JP2697823B2 (ja) | 1987-06-23 | 1987-06-23 | シエーデイング補正装置 |
Publications (3)
| Publication Number | Publication Date |
|---|---|
| JPS641374A JPS641374A (en) | 1989-01-05 |
| JPH011374A JPH011374A (ja) | 1989-01-05 |
| JP2697823B2 true JP2697823B2 (ja) | 1998-01-14 |
Family
ID=15621242
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62156142A Expired - Fee Related JP2697823B2 (ja) | 1987-06-23 | 1987-06-23 | シエーデイング補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2697823B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1996006311A1 (fr) | 1994-08-24 | 1996-02-29 | Komatsu Ltd. | Dispositif de conditionnement d'air et systeme de conditionnement d'air comportant ledit dispositif |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5650668A (en) * | 1979-09-29 | 1981-05-07 | Sharp Corp | Correcting system for reading output |
| JPS61120580A (ja) * | 1984-11-15 | 1986-06-07 | Fuji Xerox Co Ltd | 画信号処理装置 |
-
1987
- 1987-06-23 JP JP62156142A patent/JP2697823B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPS641374A (en) | 1989-01-05 |
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Legal Events
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