JP2694105B2

JP2694105B2 - 伝送ライン終端器

Info

Publication number: JP2694105B2
Application number: JP5100719A
Authority: JP
Inventors: アナトル・ファーマン
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1992-06-10
Filing date: 1993-04-27
Publication date: 1997-12-24
Anticipated expiration: 2012-12-24
Also published as: EP0573807A2; EP0573807A3; US5227677A; JPH0661786A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は伝送ラインに対し適切な
終端インピーダンスを提供する伝送ライン終端器に関
し、特に低パワー消費が期待される能動回路終端器に関
する。

【０００２】

【従来の技術】デジタル電子回路が高速化するにつれ、
メモリ、プロセッサ及び他の電子カード上における配線
が長距離伝送ラインのように振る舞うことが認識される
ようになった。ここで"長距離"とは伝送ライン上に発生
するパルス或いは波の立上り／立下り遷移に関係する。
こうした伝送ラインは一般に、ラインに沿って分布する
いくつかの受信器回路をドライブし、遠端において開路
化される。これらの受信器回路は完全にMOSFETで構成さ
れ、無視できる容量負荷を提供する。遠端における開路
はライン上に反射を生じ、これはライン上に分布する受
信器の動作を妨害する。（本明細書では伝送ラインの"
近端"及び"遠端"は、それぞれ信号源に接続される伝送
ラインの終端、及び信号源から最も遠い点に接続される
伝送ラインの終端を指す。）

【０００３】反射の影響を最小化する場合、ライン・ド
ライバの立上り時間を制限し、単に反射の漸次ダンピン
グを待つことが一般に実施されてきた。これは受容でき
ない長い遅延を伴い、動作サイクル時間を不適当に伸ば
す結果となる。ライン・インピーダンスに等しいテブナ
ン（Thevenin）等価インピーダンスを有し、プラス電圧
レールとグランド間に接続される中央タップ抵抗器が、
反射除去用の終端器として使用可能であるが、その結果
ドライバ・チップに負担となって課せられるパワー消費
については受容不可と見なされてきた。

【０００４】パワー的欠点を伴うことなしに、終端特性
を改善する能動回路を使用するいくつかの試みが、これ
までに行われてきた。これらのアプローチは一般に３つ
のカテゴリに分類される。

【０００５】第１のタイプのアプローチはプラス・レー
ルとグランド間に接続される１対のフォワード・バイア
ス式ダイオードを使用する。ここでは中央タップをライ
ン・インピーダンスＺ０の近似として使用する。ダイオ
ードはＦＥＴトランジスタとして製作され、そのゲート
はドレインに接続される。このアプローチの例はIBMTec
hnical Disclosure Bulletin（"TDB"）、Vol．32、No．
4A、September 1989、pp．393-395 "Active Terminator
s for CMOS Drivers"、及びIBM TDB、Vol．20、No．1
2、May 1978、pp．5192-5193 "Low Power Dissipation
Push-PullDriver"で説明されている。

【０００６】このアプローチは２つの好ましくない条件
の間のトレードオフを表す。ダイオードは常時フォワー
ド・バイアスされるため、常時スタンディング・パワー
が存在する。更にＺ０に近づけ、それにより反射の大き
さを低減させるため、よりパワーが要求される。一方、
パワーの低減は終端器とライン間のインピーダンス整合
を低下させ、従って反射の大きさを増加させる。

【０００７】第２のタイプのアプローチは伝送ラインの
遠端における入射波の遷移をセンスし、適切なパワー・
レール及び伝送ライン間のトランジスタ・スイッチをタ
ーン・オンするためのターン・オン信号を生成するレベ
ル感度受信器を使用する。スイッチはそれらの動的チャ
ネル・インピーダンスを使用するか、或いは伝送ライン
を終端するためにその値が選択される抵抗器をスイッチ
する。このカテゴリは更に２つのサブカテゴリに分割さ
れる。その第１は安定状態終端を含む。この例はCooper
man らによる１９８９年８月２２日出願の米国特許出願
第４８５９８７７号"Bidirectional Digital Signal Tr
ansmission System"、及びIBM TDB Vol．28、No．10、M
arch 1986、pp．4268-4269 "Active Terminator forTra
nsmission Line"で述べられている。第２のサブカテゴ
リは一時終端のみを含む。この例はIBM TDB Vol．30、N
o．7、December 1987、pp．393-395"Transient Termina
tor for Transmission Lines"に述べられている。

【０００８】これらのサブカテゴリで提示されるアプロ
ーチは、どちらも制限を有する。両者ともラインを横断
して終端インピーダンスをスイッチする時期を判断する
ために、レベル感度検出器を使用する。従って、終端は
入力遷移が所定の設計閾値を通過後、いくらかの遅延を
提供される。Cooperman の場合には終端極性を変化する
決定が下される以前に、６段階の遅延が存在する。上記
IBM TDB Vol．28、No．10の記事では２段階の遅延が存
在する。この遅延の結果、終端極性の変化は遅れて発生
し、追加の反射が発生する。これら両方の参照文献は、
安定状態におけるパワー無損失の達成を主張するが、遷
移の間に安定状態に達するまでの時間は所望されるより
も大きい。Cooperman 特許はまた、決定が活動状態の時
間を計測することを含んでいる。

【０００９】上記IBM TDB Vol．30、No．7の記事はま
た、入射波が閾値を通過する時刻を検出するに当たり遅
延を被る。更に、これはＺ０に近づけるために２個のト
ランジスタのチャネル・インピーダンスを使用するが、
２個のトランジスタは遅延ラインにより決定される一時
期間だけ導通する。その結果、終端回路はオーバーシュ
ートの期間を制限するためにのみ機能する。

【００１０】第３のタイプのアプローチは、一時カット
・オフのために容量性結合を使用する。このタイプの例
はIBM TDB、Vol．19、No．10、March 1977、p．3745"Dy
namic Active Terminator Circuit" に述べられてい
る。このアプローチによれば正方向の遷移の間、キャパ
シタが電流をバイポーラ・トランジスタのベースに結合
し、これによりキャパシタ及び関連抵抗器により決定さ
れる時間間隔だけトランジスタがドライブされる。すな
わち、こうした時間間隔だけ回路に終端抵抗器を設置す
る。このアプローチは容量結合の遅延効果を受け、正方
向の遷移においてのみ動作する。

【００１１】論理開路の受信終端に様々なタイプの回路
を設置する数多くの開示が従来成されてきたが、これら
は伝送ラインに適切な終端インピーダンスを提供する問
題について指摘していない。例えばIBM TDB Vol．32、N
o．10B、March 1990、pp．272-273 "Tri-State Driver
with Integrated Hold Circuit" では、従来技術とし
て、トライ・ステート・ドライバに接続されるラッチを
使用する。このラッチはトライ・ステート・ドライバの
ハイ・インピーダンス状態における受信器入力レベル
を"０"或いは"１"レベルに保持し、受信器入力が任意の
レベルにドリフトすることを阻止する。参照文献はその
電圧保持機能を達成するために、ラッチを受信器寄りで
はなく、トライ・ステート・ドライバに近接して配置す
ることを推奨する。これによりラッチのヒステリシス遅
延効果が、受信器におけるラッチの除去により、効果的
に除去されるものと述べている。

【００１２】別のタイプの回路としてはIBM TDB、Vol．
32、No．12、May 1990、pp．389-392 "On-Chip Receive
r Featuring Fall-Through Radiation-HardendedLatchi
ng" などで開示されているフロー・スルー或いはフォー
ル・スルー・ラッチがある。この参照文献ではラッチが
特にメモリ・アプリケーションなどのＶＬＳＩチップ入
力に接続されて使用され、システム環境のインタリーブ
を支援することを指摘している。この参照文献は放射に
よる不要なラッチのスイッチングを阻止するための、こ
うしたラッチの放射対策技術についても提案しており、
これはラッチ内部に抵抗を提供することにより、放射に
より生成される短い電気的パルスを積分化し、それによ
りこうした不要なスイッチングを阻止する。しかしなが
ら、参照文献では伝送ラインの終端或いはインピーダン
ス整合について何も教示していない。

【００１３】更に別のタイプの回路にアンダーシュート
／オーバーシュート・クランプ或いはダンパがある。こ
れらの例はC．M．Petersonによる１９９２年４月７日出
願の米国特許出願第５１０３１１８号"High Speed Anti
-Undershoot and Anti-Overshoot Circuit"、及びT．
P．Hagen らによる１９９０年１１月１３日出願の米国
特許出願第４９７０４１９号"Low-Noise Transmission
Line TerminationCircuitry"、及びG．G．Slaughter に
よる１９９０年７月２４日出願の米国特許出願第４９４
３７３９号"Non-Reflecting Transmission Line Termin
ation"、及びE．E．Davidsonらによる１９７７年３月２
９日出願の米国特許出願第４０１５１４７号"Low Power
Transmission Line Terminator"に記載されている。

【００１４】

【発明が解決しようとする課題】従って本発明の目的
は、安定状態において実質的にパワーを消費しない伝送
ライン終端器を提供することである。

【００１５】本発明の別の目的は、伝送ライン上の反射
を最小化する、伝送ラインとの好適なインピーダンス整
合を提供するこうした終端器を提供することである。

【００１６】更に本発明の目的は、最小数の回路素子に
より効率的に実施される伝送ライン終端器を提供するこ
とである。

【００１７】

【課題を解決するための手段】本発明の原理によれば、
パワー・ソースから比較的少量のＤＣ電流を引出す能動
回路伝送ライン終端器が提供される。本発明の終端器
は、特性インピーダンスを有する伝送ラインの終端に接
続される入力ポート（例えば、図１の９）、一端が前記
入力ポートに接続された抵抗手段（例えば、図１のＲ
T）、及び前記抵抗手段の他端に接続されたラッチ・ポ
ートを有するラッチ回路（例えば、図１の３）を含む。
ラッチ回路は、第１の直列回路（例えば、図１のＦＥＴ
素子５、７）、及び第２の直列回路（例えば、図１のＦ
ＥＴ素子４、６）を有する。第１の直列回路は、パワー
・ソース（Ｖdd）とグランド間に直列に接続された第１
導電型の第１トランジスタ（例えば、ｐ−タイプＦＥＴ
素子５）及び前記第１導電型と相補的な第２導電型の第
２トランジスタ（例えば、ｎ−タイプＦＥＴ素子７）を
含み、第１及び第２のトランジスタの制御入力はラッチ
・ポート（８）に接続される。第２の直列回路は、パワ
ー・ソース（Ｖdd）とグランド間に直列に接続された第
１導電型の第３トランジスタ（例えば、図１のｐ−タイ
プＦＥＴ素子４）及び第２導電型の第４トランジスタ
（例えば、図１のｎ−タイプＦＥＴ素子６）を含み、そ
の直列接続点はラッチ・ポート（８）に接続され、第３
及び第４のトランジスタの制御入力は前記第１及び第２
のトランジスタの直列接続点の信号に応答するように接
続される。第３及び第４のトランジスタ（４、６）及び
抵抗手段（ＲT）のインピーダンスは、パワー・ソース
及びグランドの各々に対する入力ポートにおけるインピ
ーダンスが伝送ラインの特性インピーダンスと等しくな
るように選択される。本発明の終端器は、第３トランジ
スタをラッチ・ポートに選択的に接続するために、第３
トランジスタとラッチ・ポート間に挿入された第１スイ
ッチ手段（例えば、図４の１５）、及び第４トランジス
タをラッチ・ポートに選択的に接続するために、第４ト
ランジスタとラッチ・ポート間に挿入された第２スイッ
チ手段（例えば、図４の１６）を含むことができる。こ
のとき、第３トランジスタ、第４トランジスタ、第１ス
イッチ手段、第２スイッチ手段及び抵抗手段のインピー
ダンスは、パワー・ソース及びグランドの各々に対する
入力ポートにおけるインピーダンスが伝送ラインの特性
インピーダンスと等しくなるように選択される。ラッチ
回路は、入力ポートに供給される信号に応答して、その
状態をスイッチする。抵抗手段は、入力ポート電圧が、
一方のラッチ状態の入力ポート電圧値と、反対のラッチ
状態の入力ポート電圧値との電圧差の半分より実質的に
大きい時に状態をスイッチさせる手段として働く。すな
わち、この抵抗手段は、ヒステリシスを提供するための
手段である。トランジスタ及び抵抗手段の特性は、入力
ポートで見た時のＡＣグランドに対するインピーダンス
が実質的に伝送ラインの特性インピーダンスに等しく、
伝送ラインに与えられるエネルギが、伝送ラインの特性
インピーダンスに実質的に等しいインピーダンスにより
終端されるように選択される。

【００１８】本発明の第１の実施例によれば、第１導電
型及び第２導電型のトランジスタはｐ−タイプ及びｎ−
タイプの金属酸化膜半導体電界効果トランジスタ（MOSF
ET）であり、ヒステリシス提供手段はラッチ・ポートと
入力ポート間に接続される抵抗器である。この実施例は
ピコアンペアで測定される、顕著に低い安定状態電流を
引出す。しかしながら、本発明はMOSFET技術の応用例に
限るものではなく、例えばバイポーラ技術にも適用でき
る。しかしながら、当業者においてはこうした代替実施
例における安定状態電流の消費は、一般にMOSFET技術の
場合に比較して大きくなることが理解されよう。

【００１９】本発明の伝送ライン終端器は終端極性を変
化するために、崩壊する電磁界によるパワー消費をセン
スし、それ自身最適な時期にこうした変化を自動的に発
生させる。更に、４個の素子及び１個の抵抗器が必要と
されるだけである。

【００２０】

【実施例】図１は本発明の第１の実施例のネットワーク
を示し、電圧ドライバ１及び近端に接続されるテブナン
等価抵抗Ｒ_D を含み、これは、特性インピーダンスＺ０
を有し、その遠端が回路３により終端される伝送ライン
２をドライブする。回路３はｐ−タイプのＦＥＴ素子４
及び５、及びｎ−タイプのＦＥＴ素子６及び７を含み、
これらは相互に接続されてラッチを形成する。このラッ
チは図示のように伝送ライン２の終端に抵抗Ｒ_T により
結合される。Ｖ_ddはこの回路の供給電圧である。こうし
た回路は典型的には集積回路上に組込まれる。例えば、
周知の技術により、入力抵抗器Ｒ_T はその導通状態にバ
イアスされる適切なサイズの相補形トランジスタにより
構成できる。

【００２１】素子４及び６はゼロ入力状態において、素
子６のチャネル・インピーダンス及び抵抗Ｒ_T の合成イ
ンピーダンスが、伝送ライン２の特性インピーダンスＺ
０に等しくなるように、そのサイズが決定される。入力
状態"１"では素子４のチャネル・インピーダンス及び抵
抗Ｒ_Tの合成インピーダンスはＺ０に等しい。Ｒ_T＝Ｚ０
の特定のケースは素子サイズが無限である必要があるた
め、不可能である。

【００２２】抵抗器Ｒ_T の目的はラッチ・ポート８がほ
とんどの入力遷移に対し、入力ポート９よりも遅延する
ようにヒステリシス効果を提供することである。換言す
るとラッチ・ポートは、入力ポートとＡＣグランド間の
電圧分割器のタップ・ポイントに相当する。これはラッ
チがスイッチを開始する以前に、遷移が入力ポート９に
おいて、その中間点を十分に越えていることを保証す
る。これはラッチ／伝送ライン・システムの発振、及び
ライン上のリンギングなどの抵抗器Ｒ_T が存在しない場
合に発生する可能性のある望ましくない状態を回避す
る。特定のケースであるＲ_T ＝０はヒステリシス効果を
提供しないため適切と見なされない。Ｒ_T の都合のよい
値はＺ０の半分である。しかしながら、Ｒ_T の値の選択
は本明細書において説明される、本発明の原理を理解す
れば、設計選択の事項としてなしうることである。更
に、抵抗器Ｒ_T は固定値であることが好適であるが、こ
れが接続される伝送ラインの特性インピーダンスの変化
を補償するために、調整可能としても良い。

【００２３】ここで述べたヒステリシス効果は電圧領域
ヒステリシスである。しかしながら、時間領域ヒステリ
シスも同様に効果的である。従って、スイッチング素子
５及び７にキャパシタを接続し、ラッチのスイッチング
を遅延させることによっても、不適な状態を阻止するこ
とができる。ヒステリシスを提供する他の手段も考えら
れ、本発明におけるこうした他の素子による置換えにつ
いても、全て本発明の範中に含まれるものである。

【００２４】図１の実施例の説明に戻り、素子５及び７
のサイズはラッチのスイッチング時間が、伝送ライン２
からの入力遷移の立上り／立下り時間より小さいように
選択される。

【００２５】図１では示されていないが従来の技術で述
べられたように、典型的には受信器などの種々の複数の
回路が、伝送ライン２に沿う種々のポイントに接続され
る。

【００２６】安定状態では回路３のラッチ部分は前回終
端されたライン状態を保持し、Ｚ０インピーダンスを伝
送ライン２に提供する。新たな入射波が回路３に提供さ
れると、伝送ライン内における電圧及び電流とおよそ同
じ比率（すなわちＺ０）の電圧及び電流が回路３内に生
成される。入射波がその最大値に近づくと、ライン２に
おける電磁界の崩壊の結果、回路３内で消費されるパワ
ーに応答してラッチがスイッチする。

【００２７】図２は図１の伝送ライン２に入射する波に
対する応答を示す電圧対時間のグラフである。実線１０
はライン２の近端における電圧応答を示し、破線１１は
ライン２の遠端における電圧応答を示す。図３はライン
２の近端及び遠端における入射波に対する電流応答を示
す電流対時間のグラフであり、実線１２はライン２の近
端における応答を、また破線１３はライン２の遠端にお
ける応答を示す。ここでライン上における負荷は容量性
と仮定する。

【００２８】図２に示される電圧遷移はライン２に入力
される以前に、Ｚ０／（Ｒ_D ＋Ｚ０）の電圧分割効果に
より最初に減衰される。このパルスは時刻ｔ₁ において
回路３（図１）の伝送ライン２の遠端部分に流れ込み、
回路３の素子及び抵抗器インピーダンスにより実際に終
端される。しかしながら、その過程において図３のラッ
チは状態を変化し、この状態の変化は新たな波をソース
１に向けて発し、その結果、回路３の入力において制御
されたオーバーシュートが生じる。

【００２９】このオーバーシュート波がソース・ドライ
バ１（図１）に時刻ｔ₂ に到着すると、不十分な終端に
遭遇し、回路３に向かって伝送される逆反射が返送され
る。回路３は既にスイッチされているため、この逆反射
が時刻ｔ₃ において回路３に達すると、オーバーシュー
トがキャンセルされる（図２）。換言すると時刻ｔ₃に
おいて、回路３の入力における３つの波の和、すなわち
元の入射波、回路３の入力において引起こされるオーバ
ーシュート、及び近端からの逆反射波の和が、回路３の
入力における適切な境界条件を形成する。ここでライン
は図２に示されるように電圧値Ｅにチャージされ、ライ
ン電流は図３に示されるように時刻ｔ₃において０に戻
る。このように入射波エネルギは入射波の３回のライン
通過の後に完全に吸収される。換言するとラインの遠端
は入射波の３回のライン通過後に静止状態となる。時間
的に見た場合、この時点においてラインは新たな電圧値
Ｅにチャージされ、電流は０に落ち込み、回路３は新た
な値のライン・ポテンシャルを保持する。

【００３０】回路３の動作はラッチのスイッチングにお
けるオーバーシュート値により、伝送ライン２のソース
端にこれが達する時に、Ｒ_D の値に無関係にソース端が
電圧Ｅにステップ・アップされることを自動的に保証す
る。換言すると伝送ライン２のソース端における３波の
和、すなわち元の入射波、ソースに達するオーバーシュ
ート、及びオーバーシュート波の結果生ずる逆反射波の
和は近端において適切な境界条件を形成し、それにより
ラインは電圧Ｅにチャージされ、ソース電流は０とな
る。換言すると、ラインの近端は入射波の２回のライン
通過後に静止状態となる。

【００３１】図２からライン２の近端における入射波の
電圧は、２回のライン通過後にＥにステップ・アップさ
れることが分かる。ライン２の遠端においては、１回の
ライン通過後の電圧オーバーシュートは２回のライン通
過の間このレベルを保持し、その後Ｅにステップ・ダウ
ンされる。遠端においてはｔ₃ 後はエネルギが生じない
ため、全エネルギ吸収は３回のライン通過後に発生す
る。

【００３２】図３の電流応答から、近端における入射電
流はＥ／（Ｒ_D ＋Ｚ０）にステップ・アップされ、２ラ
イン通過の間そこに保持され、その後０にステップ・ダ
ウンされることが分かる。間もなく反射が近端に到達
し、ラインの近端は２回のライン通過後に静止状態とな
る。

【００３３】図２及び図３において立下りパルスについ
ても、立上りパルスに続いて現れることが示されてお
り、これは上述の状態の反対を示す。

【００３４】図４は本発明の第２の実施例を示す回路図
である。図１の素子４、５、６及び７に対応する素子４
^、５^、６^及び７^の他に、ｐ−タイプ素子１５及びｎ
−タイプ素子１６が設けられる。これらの追加素子１５
及び１６は、入力インピーダンスを強制的に開路にする
ためのフィードバックを不能にする追加機能を提供する
ために、スイッチ・オン／オフされる。この実施例は双
方向アプリケーションにおいて最も有用であり、この場
合、近端終端器は開路され、近端ドライバは低インピー
ダンス状態となる。この実施例ではライン２（図１）に
対応する適切な終端インピーダンスを提供するために、
追加素子１５及び１６のインピーダンス値は、素子４^
及び６^のインピーダンス、及び抵抗値Ｒ_T を考慮して
決定されねばならない。

【００３５】

【発明の効果】以上説明したように、本発明によれば安
定状態において実質的にパワーを消費しない伝送ライン
終端器が提供される。

【図面の簡単な説明】

【図１】電圧ソースによりドライブされる伝送ラインに
接続される本発明の第１の実施例を示す回路図である。

【図２】図１の伝送ラインの近端及び遠端における電圧
波形を示すグラフである。

【図３】図１の伝送ラインの近端及び遠端における電流
波形を示すグラフである。

【図４】本発明の第２の実施例の能動回路部分の回路図
である。

【符号の説明】

２伝送ライン４、５ｐ−タイプの素子６、７ｎ−タイプの素子８ラッチ・ポート９入力ポート

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平２−196528（ＪＰ，Ａ) 特開平５−276070（ＪＰ，Ａ) 特開昭60−500355（ＪＰ，Ａ)

Claims

(57)【特許請求の範囲】

【請求項１】特性インピーダンスを有する伝送ラインの
終端に接続される入力ポートと、一端が前記入力ポートに接続された抵抗手段と、前記抵抗手段の他端に接続されたラッチ・ポートと、パ
ワー・ソースとグランド間に直列に接続された第１導電
型の第１トランジスタ及び前記第１導電型と相補的な第
２導電型の第２トランジスタを含み、前記第１及び第２
のトランジスタの制御入力が前記ラッチ・ポートに接続
された第１の直列回路と、パワー・ソースとグランド間
に直列に接続された第１導電型の第３トランジスタ及び
前記第２導電型の第４トランジスタを含み、その直列接
続点が前記ラッチ・ポートに接続され、前記第３及び第
４のトランジスタの制御入力が前記第１及び第２のトラ
ンジスタの前記直列接続点の信号に応答するように接続
された第２の直列回路とを含むラッチ回路とを有し、前記第３及び第４のトランジスタ及び前記抵抗手段のイ
ンピーダンスは、前記パワー・ソース及び前記グランド
の各々に対する前記入力ポートにおけるインピーダンス
が前記伝送ラインの特性インピーダンスと等しくなるよ
うに選択されていることを特徴とする伝送ライン終端
器。
【請求項２】前記第３トランジスタを前記ラッチ・ポー
トに選択的に接続するために、前記第３トランジスタと
前記ラッチ・ポート間に挿入された第１スイッチ手段
と、前記第４トランジスタを前記ラッチ・ポートに選択的に
接続するために、前記第４トランジスタと前記ラッチ・
ポート間に挿入された第２スイッチ手段とを含み、前記の第３トランジスタ、第４トランジスタ、第１スイ
ッチ手段、第２スイッチ手段及び抵抗手段のインピーダ
ンスは、前記パワー・ソース及び前記グランドの各々に
対する前記入力ポートにおけるインピーダンスが前記伝
送ラインの特性インピーダンスと等しくなるように選択
されていることを特徴とする請求項１に記載の伝送ライ
ン終端器。